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1// SPDX-License-Identifier: GPL-2.0
2/*
3 * Synopsys DesignWare PCIe Endpoint controller driver
4 *
5 * Copyright (C) 2017 Texas Instruments
6 * Author: Kishon Vijay Abraham I <kishon@ti.com>
7 */
8
9#include <linux/align.h>
10#include <linux/bitfield.h>
11#include <linux/of.h>
12#include <linux/platform_device.h>
13
14#include "pcie-designware.h"
15#include <linux/pci-epc.h>
16#include <linux/pci-epf.h>
17
18void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
19{
20 struct pci_epc *epc = ep->epc;
21
22 pci_epc_linkup(epc);
23}
24EXPORT_SYMBOL_GPL(dw_pcie_ep_linkup);
25
26void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep)
27{
28 struct pci_epc *epc = ep->epc;
29
30 pci_epc_init_notify(epc);
31}
32EXPORT_SYMBOL_GPL(dw_pcie_ep_init_notify);
33
34struct dw_pcie_ep_func *
35dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no)
36{
37 struct dw_pcie_ep_func *ep_func;
38
39 list_for_each_entry(ep_func, &ep->func_list, list) {
40 if (ep_func->func_no == func_no)
41 return ep_func;
42 }
43
44 return NULL;
45}
46
47static void __dw_pcie_ep_reset_bar(struct dw_pcie *pci, u8 func_no,
48 enum pci_barno bar, int flags)
49{
50 struct dw_pcie_ep *ep = &pci->ep;
51 u32 reg;
52
53 reg = PCI_BASE_ADDRESS_0 + (4 * bar);
54 dw_pcie_dbi_ro_wr_en(pci);
55 dw_pcie_ep_writel_dbi2(ep, func_no, reg, 0x0);
56 dw_pcie_ep_writel_dbi(ep, func_no, reg, 0x0);
57 if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
58 dw_pcie_ep_writel_dbi2(ep, func_no, reg + 4, 0x0);
59 dw_pcie_ep_writel_dbi(ep, func_no, reg + 4, 0x0);
60 }
61 dw_pcie_dbi_ro_wr_dis(pci);
62}
63
64void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
65{
66 u8 func_no, funcs;
67
68 funcs = pci->ep.epc->max_functions;
69
70 for (func_no = 0; func_no < funcs; func_no++)
71 __dw_pcie_ep_reset_bar(pci, func_no, bar, 0);
72}
73EXPORT_SYMBOL_GPL(dw_pcie_ep_reset_bar);
74
75static u8 __dw_pcie_ep_find_next_cap(struct dw_pcie_ep *ep, u8 func_no,
76 u8 cap_ptr, u8 cap)
77{
78 u8 cap_id, next_cap_ptr;
79 u16 reg;
80
81 if (!cap_ptr)
82 return 0;
83
84 reg = dw_pcie_ep_readw_dbi(ep, func_no, cap_ptr);
85 cap_id = (reg & 0x00ff);
86
87 if (cap_id > PCI_CAP_ID_MAX)
88 return 0;
89
90 if (cap_id == cap)
91 return cap_ptr;
92
93 next_cap_ptr = (reg & 0xff00) >> 8;
94 return __dw_pcie_ep_find_next_cap(ep, func_no, next_cap_ptr, cap);
95}
96
97static u8 dw_pcie_ep_find_capability(struct dw_pcie_ep *ep, u8 func_no, u8 cap)
98{
99 u8 next_cap_ptr;
100 u16 reg;
101
102 reg = dw_pcie_ep_readw_dbi(ep, func_no, PCI_CAPABILITY_LIST);
103 next_cap_ptr = (reg & 0x00ff);
104
105 return __dw_pcie_ep_find_next_cap(ep, func_no, next_cap_ptr, cap);
106}
107
108static int dw_pcie_ep_write_header(struct pci_epc *epc, u8 func_no, u8 vfunc_no,
109 struct pci_epf_header *hdr)
110{
111 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
112 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
113
114 dw_pcie_dbi_ro_wr_en(pci);
115 dw_pcie_ep_writew_dbi(ep, func_no, PCI_VENDOR_ID, hdr->vendorid);
116 dw_pcie_ep_writew_dbi(ep, func_no, PCI_DEVICE_ID, hdr->deviceid);
117 dw_pcie_ep_writeb_dbi(ep, func_no, PCI_REVISION_ID, hdr->revid);
118 dw_pcie_ep_writeb_dbi(ep, func_no, PCI_CLASS_PROG, hdr->progif_code);
119 dw_pcie_ep_writew_dbi(ep, func_no, PCI_CLASS_DEVICE,
120 hdr->subclass_code | hdr->baseclass_code << 8);
121 dw_pcie_ep_writeb_dbi(ep, func_no, PCI_CACHE_LINE_SIZE,
122 hdr->cache_line_size);
123 dw_pcie_ep_writew_dbi(ep, func_no, PCI_SUBSYSTEM_VENDOR_ID,
124 hdr->subsys_vendor_id);
125 dw_pcie_ep_writew_dbi(ep, func_no, PCI_SUBSYSTEM_ID, hdr->subsys_id);
126 dw_pcie_ep_writeb_dbi(ep, func_no, PCI_INTERRUPT_PIN,
127 hdr->interrupt_pin);
128 dw_pcie_dbi_ro_wr_dis(pci);
129
130 return 0;
131}
132
133static int dw_pcie_ep_inbound_atu(struct dw_pcie_ep *ep, u8 func_no, int type,
134 dma_addr_t cpu_addr, enum pci_barno bar)
135{
136 int ret;
137 u32 free_win;
138 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
139
140 if (!ep->bar_to_atu[bar])
141 free_win = find_first_zero_bit(ep->ib_window_map, pci->num_ib_windows);
142 else
143 free_win = ep->bar_to_atu[bar];
144
145 if (free_win >= pci->num_ib_windows) {
146 dev_err(pci->dev, "No free inbound window\n");
147 return -EINVAL;
148 }
149
150 ret = dw_pcie_prog_ep_inbound_atu(pci, func_no, free_win, type,
151 cpu_addr, bar);
152 if (ret < 0) {
153 dev_err(pci->dev, "Failed to program IB window\n");
154 return ret;
155 }
156
157 ep->bar_to_atu[bar] = free_win;
158 set_bit(free_win, ep->ib_window_map);
159
160 return 0;
161}
162
163static int dw_pcie_ep_outbound_atu(struct dw_pcie_ep *ep, u8 func_no,
164 phys_addr_t phys_addr,
165 u64 pci_addr, size_t size)
166{
167 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
168 u32 free_win;
169 int ret;
170
171 free_win = find_first_zero_bit(ep->ob_window_map, pci->num_ob_windows);
172 if (free_win >= pci->num_ob_windows) {
173 dev_err(pci->dev, "No free outbound window\n");
174 return -EINVAL;
175 }
176
177 ret = dw_pcie_prog_ep_outbound_atu(pci, func_no, free_win, PCIE_ATU_TYPE_MEM,
178 phys_addr, pci_addr, size);
179 if (ret)
180 return ret;
181
182 set_bit(free_win, ep->ob_window_map);
183 ep->outbound_addr[free_win] = phys_addr;
184
185 return 0;
186}
187
188static void dw_pcie_ep_clear_bar(struct pci_epc *epc, u8 func_no, u8 vfunc_no,
189 struct pci_epf_bar *epf_bar)
190{
191 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
192 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
193 enum pci_barno bar = epf_bar->barno;
194 u32 atu_index = ep->bar_to_atu[bar];
195
196 __dw_pcie_ep_reset_bar(pci, func_no, bar, epf_bar->flags);
197
198 dw_pcie_disable_atu(pci, PCIE_ATU_REGION_DIR_IB, atu_index);
199 clear_bit(atu_index, ep->ib_window_map);
200 ep->epf_bar[bar] = NULL;
201 ep->bar_to_atu[bar] = 0;
202}
203
204static int dw_pcie_ep_set_bar(struct pci_epc *epc, u8 func_no, u8 vfunc_no,
205 struct pci_epf_bar *epf_bar)
206{
207 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
208 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
209 enum pci_barno bar = epf_bar->barno;
210 size_t size = epf_bar->size;
211 int flags = epf_bar->flags;
212 int ret, type;
213 u32 reg;
214
215 reg = PCI_BASE_ADDRESS_0 + (4 * bar);
216
217 if (!(flags & PCI_BASE_ADDRESS_SPACE))
218 type = PCIE_ATU_TYPE_MEM;
219 else
220 type = PCIE_ATU_TYPE_IO;
221
222 ret = dw_pcie_ep_inbound_atu(ep, func_no, type, epf_bar->phys_addr, bar);
223 if (ret)
224 return ret;
225
226 if (ep->epf_bar[bar])
227 return 0;
228
229 dw_pcie_dbi_ro_wr_en(pci);
230
231 dw_pcie_ep_writel_dbi2(ep, func_no, reg, lower_32_bits(size - 1));
232 dw_pcie_ep_writel_dbi(ep, func_no, reg, flags);
233
234 if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
235 dw_pcie_ep_writel_dbi2(ep, func_no, reg + 4, upper_32_bits(size - 1));
236 dw_pcie_ep_writel_dbi(ep, func_no, reg + 4, 0);
237 }
238
239 ep->epf_bar[bar] = epf_bar;
240 dw_pcie_dbi_ro_wr_dis(pci);
241
242 return 0;
243}
244
245static int dw_pcie_find_index(struct dw_pcie_ep *ep, phys_addr_t addr,
246 u32 *atu_index)
247{
248 u32 index;
249 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
250
251 for (index = 0; index < pci->num_ob_windows; index++) {
252 if (ep->outbound_addr[index] != addr)
253 continue;
254 *atu_index = index;
255 return 0;
256 }
257
258 return -EINVAL;
259}
260
261static void dw_pcie_ep_unmap_addr(struct pci_epc *epc, u8 func_no, u8 vfunc_no,
262 phys_addr_t addr)
263{
264 int ret;
265 u32 atu_index;
266 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
267 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
268
269 ret = dw_pcie_find_index(ep, addr, &atu_index);
270 if (ret < 0)
271 return;
272
273 dw_pcie_disable_atu(pci, PCIE_ATU_REGION_DIR_OB, atu_index);
274 clear_bit(atu_index, ep->ob_window_map);
275}
276
277static int dw_pcie_ep_map_addr(struct pci_epc *epc, u8 func_no, u8 vfunc_no,
278 phys_addr_t addr, u64 pci_addr, size_t size)
279{
280 int ret;
281 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
282 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
283
284 ret = dw_pcie_ep_outbound_atu(ep, func_no, addr, pci_addr, size);
285 if (ret) {
286 dev_err(pci->dev, "Failed to enable address\n");
287 return ret;
288 }
289
290 return 0;
291}
292
293static int dw_pcie_ep_get_msi(struct pci_epc *epc, u8 func_no, u8 vfunc_no)
294{
295 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
296 struct dw_pcie_ep_func *ep_func;
297 u32 val, reg;
298
299 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
300 if (!ep_func || !ep_func->msi_cap)
301 return -EINVAL;
302
303 reg = ep_func->msi_cap + PCI_MSI_FLAGS;
304 val = dw_pcie_ep_readw_dbi(ep, func_no, reg);
305 if (!(val & PCI_MSI_FLAGS_ENABLE))
306 return -EINVAL;
307
308 val = FIELD_GET(PCI_MSI_FLAGS_QSIZE, val);
309
310 return val;
311}
312
313static int dw_pcie_ep_set_msi(struct pci_epc *epc, u8 func_no, u8 vfunc_no,
314 u8 interrupts)
315{
316 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
317 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
318 struct dw_pcie_ep_func *ep_func;
319 u32 val, reg;
320
321 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
322 if (!ep_func || !ep_func->msi_cap)
323 return -EINVAL;
324
325 reg = ep_func->msi_cap + PCI_MSI_FLAGS;
326 val = dw_pcie_ep_readw_dbi(ep, func_no, reg);
327 val &= ~PCI_MSI_FLAGS_QMASK;
328 val |= FIELD_PREP(PCI_MSI_FLAGS_QMASK, interrupts);
329 dw_pcie_dbi_ro_wr_en(pci);
330 dw_pcie_ep_writew_dbi(ep, func_no, reg, val);
331 dw_pcie_dbi_ro_wr_dis(pci);
332
333 return 0;
334}
335
336static int dw_pcie_ep_get_msix(struct pci_epc *epc, u8 func_no, u8 vfunc_no)
337{
338 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
339 struct dw_pcie_ep_func *ep_func;
340 u32 val, reg;
341
342 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
343 if (!ep_func || !ep_func->msix_cap)
344 return -EINVAL;
345
346 reg = ep_func->msix_cap + PCI_MSIX_FLAGS;
347 val = dw_pcie_ep_readw_dbi(ep, func_no, reg);
348 if (!(val & PCI_MSIX_FLAGS_ENABLE))
349 return -EINVAL;
350
351 val &= PCI_MSIX_FLAGS_QSIZE;
352
353 return val;
354}
355
356static int dw_pcie_ep_set_msix(struct pci_epc *epc, u8 func_no, u8 vfunc_no,
357 u16 interrupts, enum pci_barno bir, u32 offset)
358{
359 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
360 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
361 struct dw_pcie_ep_func *ep_func;
362 u32 val, reg;
363
364 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
365 if (!ep_func || !ep_func->msix_cap)
366 return -EINVAL;
367
368 dw_pcie_dbi_ro_wr_en(pci);
369
370 reg = ep_func->msix_cap + PCI_MSIX_FLAGS;
371 val = dw_pcie_ep_readw_dbi(ep, func_no, reg);
372 val &= ~PCI_MSIX_FLAGS_QSIZE;
373 val |= interrupts;
374 dw_pcie_writew_dbi(pci, reg, val);
375
376 reg = ep_func->msix_cap + PCI_MSIX_TABLE;
377 val = offset | bir;
378 dw_pcie_ep_writel_dbi(ep, func_no, reg, val);
379
380 reg = ep_func->msix_cap + PCI_MSIX_PBA;
381 val = (offset + (interrupts * PCI_MSIX_ENTRY_SIZE)) | bir;
382 dw_pcie_ep_writel_dbi(ep, func_no, reg, val);
383
384 dw_pcie_dbi_ro_wr_dis(pci);
385
386 return 0;
387}
388
389static int dw_pcie_ep_raise_irq(struct pci_epc *epc, u8 func_no, u8 vfunc_no,
390 unsigned int type, u16 interrupt_num)
391{
392 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
393
394 if (!ep->ops->raise_irq)
395 return -EINVAL;
396
397 return ep->ops->raise_irq(ep, func_no, type, interrupt_num);
398}
399
400static void dw_pcie_ep_stop(struct pci_epc *epc)
401{
402 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
403 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
404
405 dw_pcie_stop_link(pci);
406}
407
408static int dw_pcie_ep_start(struct pci_epc *epc)
409{
410 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
411 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
412
413 return dw_pcie_start_link(pci);
414}
415
416static const struct pci_epc_features*
417dw_pcie_ep_get_features(struct pci_epc *epc, u8 func_no, u8 vfunc_no)
418{
419 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
420
421 if (!ep->ops->get_features)
422 return NULL;
423
424 return ep->ops->get_features(ep);
425}
426
427static const struct pci_epc_ops epc_ops = {
428 .write_header = dw_pcie_ep_write_header,
429 .set_bar = dw_pcie_ep_set_bar,
430 .clear_bar = dw_pcie_ep_clear_bar,
431 .map_addr = dw_pcie_ep_map_addr,
432 .unmap_addr = dw_pcie_ep_unmap_addr,
433 .set_msi = dw_pcie_ep_set_msi,
434 .get_msi = dw_pcie_ep_get_msi,
435 .set_msix = dw_pcie_ep_set_msix,
436 .get_msix = dw_pcie_ep_get_msix,
437 .raise_irq = dw_pcie_ep_raise_irq,
438 .start = dw_pcie_ep_start,
439 .stop = dw_pcie_ep_stop,
440 .get_features = dw_pcie_ep_get_features,
441};
442
443int dw_pcie_ep_raise_intx_irq(struct dw_pcie_ep *ep, u8 func_no)
444{
445 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
446 struct device *dev = pci->dev;
447
448 dev_err(dev, "EP cannot raise INTX IRQs\n");
449
450 return -EINVAL;
451}
452EXPORT_SYMBOL_GPL(dw_pcie_ep_raise_intx_irq);
453
454int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
455 u8 interrupt_num)
456{
457 u32 msg_addr_lower, msg_addr_upper, reg;
458 struct dw_pcie_ep_func *ep_func;
459 struct pci_epc *epc = ep->epc;
460 unsigned int aligned_offset;
461 u16 msg_ctrl, msg_data;
462 bool has_upper;
463 u64 msg_addr;
464 int ret;
465
466 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
467 if (!ep_func || !ep_func->msi_cap)
468 return -EINVAL;
469
470 /* Raise MSI per the PCI Local Bus Specification Revision 3.0, 6.8.1. */
471 reg = ep_func->msi_cap + PCI_MSI_FLAGS;
472 msg_ctrl = dw_pcie_ep_readw_dbi(ep, func_no, reg);
473 has_upper = !!(msg_ctrl & PCI_MSI_FLAGS_64BIT);
474 reg = ep_func->msi_cap + PCI_MSI_ADDRESS_LO;
475 msg_addr_lower = dw_pcie_ep_readl_dbi(ep, func_no, reg);
476 if (has_upper) {
477 reg = ep_func->msi_cap + PCI_MSI_ADDRESS_HI;
478 msg_addr_upper = dw_pcie_ep_readl_dbi(ep, func_no, reg);
479 reg = ep_func->msi_cap + PCI_MSI_DATA_64;
480 msg_data = dw_pcie_ep_readw_dbi(ep, func_no, reg);
481 } else {
482 msg_addr_upper = 0;
483 reg = ep_func->msi_cap + PCI_MSI_DATA_32;
484 msg_data = dw_pcie_ep_readw_dbi(ep, func_no, reg);
485 }
486 msg_addr = ((u64)msg_addr_upper) << 32 | msg_addr_lower;
487
488 aligned_offset = msg_addr & (epc->mem->window.page_size - 1);
489 msg_addr = ALIGN_DOWN(msg_addr, epc->mem->window.page_size);
490 ret = dw_pcie_ep_map_addr(epc, func_no, 0, ep->msi_mem_phys, msg_addr,
491 epc->mem->window.page_size);
492 if (ret)
493 return ret;
494
495 writel(msg_data | (interrupt_num - 1), ep->msi_mem + aligned_offset);
496
497 dw_pcie_ep_unmap_addr(epc, func_no, 0, ep->msi_mem_phys);
498
499 return 0;
500}
501EXPORT_SYMBOL_GPL(dw_pcie_ep_raise_msi_irq);
502
503int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no,
504 u16 interrupt_num)
505{
506 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
507 struct dw_pcie_ep_func *ep_func;
508 u32 msg_data;
509
510 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
511 if (!ep_func || !ep_func->msix_cap)
512 return -EINVAL;
513
514 msg_data = (func_no << PCIE_MSIX_DOORBELL_PF_SHIFT) |
515 (interrupt_num - 1);
516
517 dw_pcie_writel_dbi(pci, PCIE_MSIX_DOORBELL, msg_data);
518
519 return 0;
520}
521
522int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
523 u16 interrupt_num)
524{
525 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
526 struct pci_epf_msix_tbl *msix_tbl;
527 struct dw_pcie_ep_func *ep_func;
528 struct pci_epc *epc = ep->epc;
529 u32 reg, msg_data, vec_ctrl;
530 unsigned int aligned_offset;
531 u32 tbl_offset;
532 u64 msg_addr;
533 int ret;
534 u8 bir;
535
536 ep_func = dw_pcie_ep_get_func_from_ep(ep, func_no);
537 if (!ep_func || !ep_func->msix_cap)
538 return -EINVAL;
539
540 reg = ep_func->msix_cap + PCI_MSIX_TABLE;
541 tbl_offset = dw_pcie_ep_readl_dbi(ep, func_no, reg);
542 bir = FIELD_GET(PCI_MSIX_TABLE_BIR, tbl_offset);
543 tbl_offset &= PCI_MSIX_TABLE_OFFSET;
544
545 msix_tbl = ep->epf_bar[bir]->addr + tbl_offset;
546 msg_addr = msix_tbl[(interrupt_num - 1)].msg_addr;
547 msg_data = msix_tbl[(interrupt_num - 1)].msg_data;
548 vec_ctrl = msix_tbl[(interrupt_num - 1)].vector_ctrl;
549
550 if (vec_ctrl & PCI_MSIX_ENTRY_CTRL_MASKBIT) {
551 dev_dbg(pci->dev, "MSI-X entry ctrl set\n");
552 return -EPERM;
553 }
554
555 aligned_offset = msg_addr & (epc->mem->window.page_size - 1);
556 msg_addr = ALIGN_DOWN(msg_addr, epc->mem->window.page_size);
557 ret = dw_pcie_ep_map_addr(epc, func_no, 0, ep->msi_mem_phys, msg_addr,
558 epc->mem->window.page_size);
559 if (ret)
560 return ret;
561
562 writel(msg_data, ep->msi_mem + aligned_offset);
563
564 dw_pcie_ep_unmap_addr(epc, func_no, 0, ep->msi_mem_phys);
565
566 return 0;
567}
568
569void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
570{
571 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
572 struct pci_epc *epc = ep->epc;
573
574 dw_pcie_edma_remove(pci);
575
576 pci_epc_mem_free_addr(epc, ep->msi_mem_phys, ep->msi_mem,
577 epc->mem->window.page_size);
578
579 pci_epc_mem_exit(epc);
580
581 if (ep->ops->deinit)
582 ep->ops->deinit(ep);
583}
584EXPORT_SYMBOL_GPL(dw_pcie_ep_exit);
585
586static unsigned int dw_pcie_ep_find_ext_capability(struct dw_pcie *pci, int cap)
587{
588 u32 header;
589 int pos = PCI_CFG_SPACE_SIZE;
590
591 while (pos) {
592 header = dw_pcie_readl_dbi(pci, pos);
593 if (PCI_EXT_CAP_ID(header) == cap)
594 return pos;
595
596 pos = PCI_EXT_CAP_NEXT(header);
597 if (!pos)
598 break;
599 }
600
601 return 0;
602}
603
604int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep)
605{
606 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
607 unsigned int offset, ptm_cap_base;
608 unsigned int nbars;
609 u8 hdr_type;
610 u32 reg;
611 int i;
612
613 hdr_type = dw_pcie_readb_dbi(pci, PCI_HEADER_TYPE) &
614 PCI_HEADER_TYPE_MASK;
615 if (hdr_type != PCI_HEADER_TYPE_NORMAL) {
616 dev_err(pci->dev,
617 "PCIe controller is not set to EP mode (hdr_type:0x%x)!\n",
618 hdr_type);
619 return -EIO;
620 }
621
622 offset = dw_pcie_ep_find_ext_capability(pci, PCI_EXT_CAP_ID_REBAR);
623 ptm_cap_base = dw_pcie_ep_find_ext_capability(pci, PCI_EXT_CAP_ID_PTM);
624
625 dw_pcie_dbi_ro_wr_en(pci);
626
627 if (offset) {
628 reg = dw_pcie_readl_dbi(pci, offset + PCI_REBAR_CTRL);
629 nbars = (reg & PCI_REBAR_CTRL_NBAR_MASK) >>
630 PCI_REBAR_CTRL_NBAR_SHIFT;
631
632 for (i = 0; i < nbars; i++, offset += PCI_REBAR_CTRL)
633 dw_pcie_writel_dbi(pci, offset + PCI_REBAR_CAP, 0x0);
634 }
635
636 /*
637 * PTM responder capability can be disabled only after disabling
638 * PTM root capability.
639 */
640 if (ptm_cap_base) {
641 dw_pcie_dbi_ro_wr_en(pci);
642 reg = dw_pcie_readl_dbi(pci, ptm_cap_base + PCI_PTM_CAP);
643 reg &= ~PCI_PTM_CAP_ROOT;
644 dw_pcie_writel_dbi(pci, ptm_cap_base + PCI_PTM_CAP, reg);
645
646 reg = dw_pcie_readl_dbi(pci, ptm_cap_base + PCI_PTM_CAP);
647 reg &= ~(PCI_PTM_CAP_RES | PCI_PTM_GRANULARITY_MASK);
648 dw_pcie_writel_dbi(pci, ptm_cap_base + PCI_PTM_CAP, reg);
649 dw_pcie_dbi_ro_wr_dis(pci);
650 }
651
652 dw_pcie_setup(pci);
653 dw_pcie_dbi_ro_wr_dis(pci);
654
655 return 0;
656}
657EXPORT_SYMBOL_GPL(dw_pcie_ep_init_complete);
658
659int dw_pcie_ep_init(struct dw_pcie_ep *ep)
660{
661 int ret;
662 void *addr;
663 u8 func_no;
664 struct resource *res;
665 struct pci_epc *epc;
666 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
667 struct device *dev = pci->dev;
668 struct platform_device *pdev = to_platform_device(dev);
669 struct device_node *np = dev->of_node;
670 const struct pci_epc_features *epc_features;
671 struct dw_pcie_ep_func *ep_func;
672
673 INIT_LIST_HEAD(&ep->func_list);
674
675 ret = dw_pcie_get_resources(pci);
676 if (ret)
677 return ret;
678
679 res = platform_get_resource_byname(pdev, IORESOURCE_MEM, "addr_space");
680 if (!res)
681 return -EINVAL;
682
683 ep->phys_base = res->start;
684 ep->addr_size = resource_size(res);
685
686 if (ep->ops->pre_init)
687 ep->ops->pre_init(ep);
688
689 dw_pcie_version_detect(pci);
690
691 dw_pcie_iatu_detect(pci);
692
693 ep->ib_window_map = devm_bitmap_zalloc(dev, pci->num_ib_windows,
694 GFP_KERNEL);
695 if (!ep->ib_window_map)
696 return -ENOMEM;
697
698 ep->ob_window_map = devm_bitmap_zalloc(dev, pci->num_ob_windows,
699 GFP_KERNEL);
700 if (!ep->ob_window_map)
701 return -ENOMEM;
702
703 addr = devm_kcalloc(dev, pci->num_ob_windows, sizeof(phys_addr_t),
704 GFP_KERNEL);
705 if (!addr)
706 return -ENOMEM;
707 ep->outbound_addr = addr;
708
709 epc = devm_pci_epc_create(dev, &epc_ops);
710 if (IS_ERR(epc)) {
711 dev_err(dev, "Failed to create epc device\n");
712 return PTR_ERR(epc);
713 }
714
715 ep->epc = epc;
716 epc_set_drvdata(epc, ep);
717
718 ret = of_property_read_u8(np, "max-functions", &epc->max_functions);
719 if (ret < 0)
720 epc->max_functions = 1;
721
722 for (func_no = 0; func_no < epc->max_functions; func_no++) {
723 ep_func = devm_kzalloc(dev, sizeof(*ep_func), GFP_KERNEL);
724 if (!ep_func)
725 return -ENOMEM;
726
727 ep_func->func_no = func_no;
728 ep_func->msi_cap = dw_pcie_ep_find_capability(ep, func_no,
729 PCI_CAP_ID_MSI);
730 ep_func->msix_cap = dw_pcie_ep_find_capability(ep, func_no,
731 PCI_CAP_ID_MSIX);
732
733 list_add_tail(&ep_func->list, &ep->func_list);
734 }
735
736 if (ep->ops->init)
737 ep->ops->init(ep);
738
739 ret = pci_epc_mem_init(epc, ep->phys_base, ep->addr_size,
740 ep->page_size);
741 if (ret < 0) {
742 dev_err(dev, "Failed to initialize address space\n");
743 goto err_ep_deinit;
744 }
745
746 ep->msi_mem = pci_epc_mem_alloc_addr(epc, &ep->msi_mem_phys,
747 epc->mem->window.page_size);
748 if (!ep->msi_mem) {
749 ret = -ENOMEM;
750 dev_err(dev, "Failed to reserve memory for MSI/MSI-X\n");
751 goto err_exit_epc_mem;
752 }
753
754 ret = dw_pcie_edma_detect(pci);
755 if (ret)
756 goto err_free_epc_mem;
757
758 if (ep->ops->get_features) {
759 epc_features = ep->ops->get_features(ep);
760 if (epc_features->core_init_notifier)
761 return 0;
762 }
763
764 ret = dw_pcie_ep_init_complete(ep);
765 if (ret)
766 goto err_remove_edma;
767
768 return 0;
769
770err_remove_edma:
771 dw_pcie_edma_remove(pci);
772
773err_free_epc_mem:
774 pci_epc_mem_free_addr(epc, ep->msi_mem_phys, ep->msi_mem,
775 epc->mem->window.page_size);
776
777err_exit_epc_mem:
778 pci_epc_mem_exit(epc);
779
780err_ep_deinit:
781 if (ep->ops->deinit)
782 ep->ops->deinit(ep);
783
784 return ret;
785}
786EXPORT_SYMBOL_GPL(dw_pcie_ep_init);
1// SPDX-License-Identifier: GPL-2.0
2/**
3 * Synopsys DesignWare PCIe Endpoint controller driver
4 *
5 * Copyright (C) 2017 Texas Instruments
6 * Author: Kishon Vijay Abraham I <kishon@ti.com>
7 */
8
9#include <linux/of.h>
10
11#include "pcie-designware.h"
12#include <linux/pci-epc.h>
13#include <linux/pci-epf.h>
14
15void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
16{
17 struct pci_epc *epc = ep->epc;
18
19 pci_epc_linkup(epc);
20}
21
22static void __dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar,
23 int flags)
24{
25 u32 reg;
26
27 reg = PCI_BASE_ADDRESS_0 + (4 * bar);
28 dw_pcie_dbi_ro_wr_en(pci);
29 dw_pcie_writel_dbi2(pci, reg, 0x0);
30 dw_pcie_writel_dbi(pci, reg, 0x0);
31 if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
32 dw_pcie_writel_dbi2(pci, reg + 4, 0x0);
33 dw_pcie_writel_dbi(pci, reg + 4, 0x0);
34 }
35 dw_pcie_dbi_ro_wr_dis(pci);
36}
37
38void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
39{
40 __dw_pcie_ep_reset_bar(pci, bar, 0);
41}
42
43static int dw_pcie_ep_write_header(struct pci_epc *epc, u8 func_no,
44 struct pci_epf_header *hdr)
45{
46 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
47 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
48
49 dw_pcie_dbi_ro_wr_en(pci);
50 dw_pcie_writew_dbi(pci, PCI_VENDOR_ID, hdr->vendorid);
51 dw_pcie_writew_dbi(pci, PCI_DEVICE_ID, hdr->deviceid);
52 dw_pcie_writeb_dbi(pci, PCI_REVISION_ID, hdr->revid);
53 dw_pcie_writeb_dbi(pci, PCI_CLASS_PROG, hdr->progif_code);
54 dw_pcie_writew_dbi(pci, PCI_CLASS_DEVICE,
55 hdr->subclass_code | hdr->baseclass_code << 8);
56 dw_pcie_writeb_dbi(pci, PCI_CACHE_LINE_SIZE,
57 hdr->cache_line_size);
58 dw_pcie_writew_dbi(pci, PCI_SUBSYSTEM_VENDOR_ID,
59 hdr->subsys_vendor_id);
60 dw_pcie_writew_dbi(pci, PCI_SUBSYSTEM_ID, hdr->subsys_id);
61 dw_pcie_writeb_dbi(pci, PCI_INTERRUPT_PIN,
62 hdr->interrupt_pin);
63 dw_pcie_dbi_ro_wr_dis(pci);
64
65 return 0;
66}
67
68static int dw_pcie_ep_inbound_atu(struct dw_pcie_ep *ep, enum pci_barno bar,
69 dma_addr_t cpu_addr,
70 enum dw_pcie_as_type as_type)
71{
72 int ret;
73 u32 free_win;
74 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
75
76 free_win = find_first_zero_bit(ep->ib_window_map, ep->num_ib_windows);
77 if (free_win >= ep->num_ib_windows) {
78 dev_err(pci->dev, "No free inbound window\n");
79 return -EINVAL;
80 }
81
82 ret = dw_pcie_prog_inbound_atu(pci, free_win, bar, cpu_addr,
83 as_type);
84 if (ret < 0) {
85 dev_err(pci->dev, "Failed to program IB window\n");
86 return ret;
87 }
88
89 ep->bar_to_atu[bar] = free_win;
90 set_bit(free_win, ep->ib_window_map);
91
92 return 0;
93}
94
95static int dw_pcie_ep_outbound_atu(struct dw_pcie_ep *ep, phys_addr_t phys_addr,
96 u64 pci_addr, size_t size)
97{
98 u32 free_win;
99 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
100
101 free_win = find_first_zero_bit(ep->ob_window_map, ep->num_ob_windows);
102 if (free_win >= ep->num_ob_windows) {
103 dev_err(pci->dev, "No free outbound window\n");
104 return -EINVAL;
105 }
106
107 dw_pcie_prog_outbound_atu(pci, free_win, PCIE_ATU_TYPE_MEM,
108 phys_addr, pci_addr, size);
109
110 set_bit(free_win, ep->ob_window_map);
111 ep->outbound_addr[free_win] = phys_addr;
112
113 return 0;
114}
115
116static void dw_pcie_ep_clear_bar(struct pci_epc *epc, u8 func_no,
117 struct pci_epf_bar *epf_bar)
118{
119 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
120 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
121 enum pci_barno bar = epf_bar->barno;
122 u32 atu_index = ep->bar_to_atu[bar];
123
124 __dw_pcie_ep_reset_bar(pci, bar, epf_bar->flags);
125
126 dw_pcie_disable_atu(pci, atu_index, DW_PCIE_REGION_INBOUND);
127 clear_bit(atu_index, ep->ib_window_map);
128}
129
130static int dw_pcie_ep_set_bar(struct pci_epc *epc, u8 func_no,
131 struct pci_epf_bar *epf_bar)
132{
133 int ret;
134 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
135 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
136 enum pci_barno bar = epf_bar->barno;
137 size_t size = epf_bar->size;
138 int flags = epf_bar->flags;
139 enum dw_pcie_as_type as_type;
140 u32 reg = PCI_BASE_ADDRESS_0 + (4 * bar);
141
142 if (!(flags & PCI_BASE_ADDRESS_SPACE))
143 as_type = DW_PCIE_AS_MEM;
144 else
145 as_type = DW_PCIE_AS_IO;
146
147 ret = dw_pcie_ep_inbound_atu(ep, bar, epf_bar->phys_addr, as_type);
148 if (ret)
149 return ret;
150
151 dw_pcie_dbi_ro_wr_en(pci);
152
153 dw_pcie_writel_dbi2(pci, reg, lower_32_bits(size - 1));
154 dw_pcie_writel_dbi(pci, reg, flags);
155
156 if (flags & PCI_BASE_ADDRESS_MEM_TYPE_64) {
157 dw_pcie_writel_dbi2(pci, reg + 4, upper_32_bits(size - 1));
158 dw_pcie_writel_dbi(pci, reg + 4, 0);
159 }
160
161 dw_pcie_dbi_ro_wr_dis(pci);
162
163 return 0;
164}
165
166static int dw_pcie_find_index(struct dw_pcie_ep *ep, phys_addr_t addr,
167 u32 *atu_index)
168{
169 u32 index;
170
171 for (index = 0; index < ep->num_ob_windows; index++) {
172 if (ep->outbound_addr[index] != addr)
173 continue;
174 *atu_index = index;
175 return 0;
176 }
177
178 return -EINVAL;
179}
180
181static void dw_pcie_ep_unmap_addr(struct pci_epc *epc, u8 func_no,
182 phys_addr_t addr)
183{
184 int ret;
185 u32 atu_index;
186 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
187 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
188
189 ret = dw_pcie_find_index(ep, addr, &atu_index);
190 if (ret < 0)
191 return;
192
193 dw_pcie_disable_atu(pci, atu_index, DW_PCIE_REGION_OUTBOUND);
194 clear_bit(atu_index, ep->ob_window_map);
195}
196
197static int dw_pcie_ep_map_addr(struct pci_epc *epc, u8 func_no,
198 phys_addr_t addr,
199 u64 pci_addr, size_t size)
200{
201 int ret;
202 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
203 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
204
205 ret = dw_pcie_ep_outbound_atu(ep, addr, pci_addr, size);
206 if (ret) {
207 dev_err(pci->dev, "Failed to enable address\n");
208 return ret;
209 }
210
211 return 0;
212}
213
214static int dw_pcie_ep_get_msi(struct pci_epc *epc, u8 func_no)
215{
216 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
217 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
218 u32 val, reg;
219
220 if (!ep->msi_cap)
221 return -EINVAL;
222
223 reg = ep->msi_cap + PCI_MSI_FLAGS;
224 val = dw_pcie_readw_dbi(pci, reg);
225 if (!(val & PCI_MSI_FLAGS_ENABLE))
226 return -EINVAL;
227
228 val = (val & PCI_MSI_FLAGS_QSIZE) >> 4;
229
230 return val;
231}
232
233static int dw_pcie_ep_set_msi(struct pci_epc *epc, u8 func_no, u8 interrupts)
234{
235 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
236 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
237 u32 val, reg;
238
239 if (!ep->msi_cap)
240 return -EINVAL;
241
242 reg = ep->msi_cap + PCI_MSI_FLAGS;
243 val = dw_pcie_readw_dbi(pci, reg);
244 val &= ~PCI_MSI_FLAGS_QMASK;
245 val |= (interrupts << 1) & PCI_MSI_FLAGS_QMASK;
246 dw_pcie_dbi_ro_wr_en(pci);
247 dw_pcie_writew_dbi(pci, reg, val);
248 dw_pcie_dbi_ro_wr_dis(pci);
249
250 return 0;
251}
252
253static int dw_pcie_ep_get_msix(struct pci_epc *epc, u8 func_no)
254{
255 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
256 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
257 u32 val, reg;
258
259 if (!ep->msix_cap)
260 return -EINVAL;
261
262 reg = ep->msix_cap + PCI_MSIX_FLAGS;
263 val = dw_pcie_readw_dbi(pci, reg);
264 if (!(val & PCI_MSIX_FLAGS_ENABLE))
265 return -EINVAL;
266
267 val &= PCI_MSIX_FLAGS_QSIZE;
268
269 return val;
270}
271
272static int dw_pcie_ep_set_msix(struct pci_epc *epc, u8 func_no, u16 interrupts)
273{
274 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
275 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
276 u32 val, reg;
277
278 if (!ep->msix_cap)
279 return -EINVAL;
280
281 reg = ep->msix_cap + PCI_MSIX_FLAGS;
282 val = dw_pcie_readw_dbi(pci, reg);
283 val &= ~PCI_MSIX_FLAGS_QSIZE;
284 val |= interrupts;
285 dw_pcie_dbi_ro_wr_en(pci);
286 dw_pcie_writew_dbi(pci, reg, val);
287 dw_pcie_dbi_ro_wr_dis(pci);
288
289 return 0;
290}
291
292static int dw_pcie_ep_raise_irq(struct pci_epc *epc, u8 func_no,
293 enum pci_epc_irq_type type, u16 interrupt_num)
294{
295 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
296
297 if (!ep->ops->raise_irq)
298 return -EINVAL;
299
300 return ep->ops->raise_irq(ep, func_no, type, interrupt_num);
301}
302
303static void dw_pcie_ep_stop(struct pci_epc *epc)
304{
305 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
306 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
307
308 if (!pci->ops->stop_link)
309 return;
310
311 pci->ops->stop_link(pci);
312}
313
314static int dw_pcie_ep_start(struct pci_epc *epc)
315{
316 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
317 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
318
319 if (!pci->ops->start_link)
320 return -EINVAL;
321
322 return pci->ops->start_link(pci);
323}
324
325static const struct pci_epc_features*
326dw_pcie_ep_get_features(struct pci_epc *epc, u8 func_no)
327{
328 struct dw_pcie_ep *ep = epc_get_drvdata(epc);
329
330 if (!ep->ops->get_features)
331 return NULL;
332
333 return ep->ops->get_features(ep);
334}
335
336static const struct pci_epc_ops epc_ops = {
337 .write_header = dw_pcie_ep_write_header,
338 .set_bar = dw_pcie_ep_set_bar,
339 .clear_bar = dw_pcie_ep_clear_bar,
340 .map_addr = dw_pcie_ep_map_addr,
341 .unmap_addr = dw_pcie_ep_unmap_addr,
342 .set_msi = dw_pcie_ep_set_msi,
343 .get_msi = dw_pcie_ep_get_msi,
344 .set_msix = dw_pcie_ep_set_msix,
345 .get_msix = dw_pcie_ep_get_msix,
346 .raise_irq = dw_pcie_ep_raise_irq,
347 .start = dw_pcie_ep_start,
348 .stop = dw_pcie_ep_stop,
349 .get_features = dw_pcie_ep_get_features,
350};
351
352int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
353{
354 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
355 struct device *dev = pci->dev;
356
357 dev_err(dev, "EP cannot trigger legacy IRQs\n");
358
359 return -EINVAL;
360}
361
362int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
363 u8 interrupt_num)
364{
365 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
366 struct pci_epc *epc = ep->epc;
367 unsigned int aligned_offset;
368 u16 msg_ctrl, msg_data;
369 u32 msg_addr_lower, msg_addr_upper, reg;
370 u64 msg_addr;
371 bool has_upper;
372 int ret;
373
374 if (!ep->msi_cap)
375 return -EINVAL;
376
377 /* Raise MSI per the PCI Local Bus Specification Revision 3.0, 6.8.1. */
378 reg = ep->msi_cap + PCI_MSI_FLAGS;
379 msg_ctrl = dw_pcie_readw_dbi(pci, reg);
380 has_upper = !!(msg_ctrl & PCI_MSI_FLAGS_64BIT);
381 reg = ep->msi_cap + PCI_MSI_ADDRESS_LO;
382 msg_addr_lower = dw_pcie_readl_dbi(pci, reg);
383 if (has_upper) {
384 reg = ep->msi_cap + PCI_MSI_ADDRESS_HI;
385 msg_addr_upper = dw_pcie_readl_dbi(pci, reg);
386 reg = ep->msi_cap + PCI_MSI_DATA_64;
387 msg_data = dw_pcie_readw_dbi(pci, reg);
388 } else {
389 msg_addr_upper = 0;
390 reg = ep->msi_cap + PCI_MSI_DATA_32;
391 msg_data = dw_pcie_readw_dbi(pci, reg);
392 }
393 aligned_offset = msg_addr_lower & (epc->mem->page_size - 1);
394 msg_addr = ((u64)msg_addr_upper) << 32 |
395 (msg_addr_lower & ~aligned_offset);
396 ret = dw_pcie_ep_map_addr(epc, func_no, ep->msi_mem_phys, msg_addr,
397 epc->mem->page_size);
398 if (ret)
399 return ret;
400
401 writel(msg_data | (interrupt_num - 1), ep->msi_mem + aligned_offset);
402
403 dw_pcie_ep_unmap_addr(epc, func_no, ep->msi_mem_phys);
404
405 return 0;
406}
407
408int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
409 u16 interrupt_num)
410{
411 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
412 struct pci_epc *epc = ep->epc;
413 u16 tbl_offset, bir;
414 u32 bar_addr_upper, bar_addr_lower;
415 u32 msg_addr_upper, msg_addr_lower;
416 u32 reg, msg_data, vec_ctrl;
417 u64 tbl_addr, msg_addr, reg_u64;
418 void __iomem *msix_tbl;
419 int ret;
420
421 reg = ep->msix_cap + PCI_MSIX_TABLE;
422 tbl_offset = dw_pcie_readl_dbi(pci, reg);
423 bir = (tbl_offset & PCI_MSIX_TABLE_BIR);
424 tbl_offset &= PCI_MSIX_TABLE_OFFSET;
425
426 reg = PCI_BASE_ADDRESS_0 + (4 * bir);
427 bar_addr_upper = 0;
428 bar_addr_lower = dw_pcie_readl_dbi(pci, reg);
429 reg_u64 = (bar_addr_lower & PCI_BASE_ADDRESS_MEM_TYPE_MASK);
430 if (reg_u64 == PCI_BASE_ADDRESS_MEM_TYPE_64)
431 bar_addr_upper = dw_pcie_readl_dbi(pci, reg + 4);
432
433 tbl_addr = ((u64) bar_addr_upper) << 32 | bar_addr_lower;
434 tbl_addr += (tbl_offset + ((interrupt_num - 1) * PCI_MSIX_ENTRY_SIZE));
435 tbl_addr &= PCI_BASE_ADDRESS_MEM_MASK;
436
437 msix_tbl = ioremap_nocache(ep->phys_base + tbl_addr,
438 PCI_MSIX_ENTRY_SIZE);
439 if (!msix_tbl)
440 return -EINVAL;
441
442 msg_addr_lower = readl(msix_tbl + PCI_MSIX_ENTRY_LOWER_ADDR);
443 msg_addr_upper = readl(msix_tbl + PCI_MSIX_ENTRY_UPPER_ADDR);
444 msg_addr = ((u64) msg_addr_upper) << 32 | msg_addr_lower;
445 msg_data = readl(msix_tbl + PCI_MSIX_ENTRY_DATA);
446 vec_ctrl = readl(msix_tbl + PCI_MSIX_ENTRY_VECTOR_CTRL);
447
448 iounmap(msix_tbl);
449
450 if (vec_ctrl & PCI_MSIX_ENTRY_CTRL_MASKBIT) {
451 dev_dbg(pci->dev, "MSI-X entry ctrl set\n");
452 return -EPERM;
453 }
454
455 ret = dw_pcie_ep_map_addr(epc, func_no, ep->msi_mem_phys, msg_addr,
456 epc->mem->page_size);
457 if (ret)
458 return ret;
459
460 writel(msg_data, ep->msi_mem);
461
462 dw_pcie_ep_unmap_addr(epc, func_no, ep->msi_mem_phys);
463
464 return 0;
465}
466
467void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
468{
469 struct pci_epc *epc = ep->epc;
470
471 pci_epc_mem_free_addr(epc, ep->msi_mem_phys, ep->msi_mem,
472 epc->mem->page_size);
473
474 pci_epc_mem_exit(epc);
475}
476
477static unsigned int dw_pcie_ep_find_ext_capability(struct dw_pcie *pci, int cap)
478{
479 u32 header;
480 int pos = PCI_CFG_SPACE_SIZE;
481
482 while (pos) {
483 header = dw_pcie_readl_dbi(pci, pos);
484 if (PCI_EXT_CAP_ID(header) == cap)
485 return pos;
486
487 pos = PCI_EXT_CAP_NEXT(header);
488 if (!pos)
489 break;
490 }
491
492 return 0;
493}
494
495int dw_pcie_ep_init(struct dw_pcie_ep *ep)
496{
497 int i;
498 int ret;
499 u32 reg;
500 void *addr;
501 u8 hdr_type;
502 unsigned int nbars;
503 unsigned int offset;
504 struct pci_epc *epc;
505 struct dw_pcie *pci = to_dw_pcie_from_ep(ep);
506 struct device *dev = pci->dev;
507 struct device_node *np = dev->of_node;
508
509 if (!pci->dbi_base || !pci->dbi_base2) {
510 dev_err(dev, "dbi_base/dbi_base2 is not populated\n");
511 return -EINVAL;
512 }
513
514 ret = of_property_read_u32(np, "num-ib-windows", &ep->num_ib_windows);
515 if (ret < 0) {
516 dev_err(dev, "Unable to read *num-ib-windows* property\n");
517 return ret;
518 }
519 if (ep->num_ib_windows > MAX_IATU_IN) {
520 dev_err(dev, "Invalid *num-ib-windows*\n");
521 return -EINVAL;
522 }
523
524 ret = of_property_read_u32(np, "num-ob-windows", &ep->num_ob_windows);
525 if (ret < 0) {
526 dev_err(dev, "Unable to read *num-ob-windows* property\n");
527 return ret;
528 }
529 if (ep->num_ob_windows > MAX_IATU_OUT) {
530 dev_err(dev, "Invalid *num-ob-windows*\n");
531 return -EINVAL;
532 }
533
534 ep->ib_window_map = devm_kcalloc(dev,
535 BITS_TO_LONGS(ep->num_ib_windows),
536 sizeof(long),
537 GFP_KERNEL);
538 if (!ep->ib_window_map)
539 return -ENOMEM;
540
541 ep->ob_window_map = devm_kcalloc(dev,
542 BITS_TO_LONGS(ep->num_ob_windows),
543 sizeof(long),
544 GFP_KERNEL);
545 if (!ep->ob_window_map)
546 return -ENOMEM;
547
548 addr = devm_kcalloc(dev, ep->num_ob_windows, sizeof(phys_addr_t),
549 GFP_KERNEL);
550 if (!addr)
551 return -ENOMEM;
552 ep->outbound_addr = addr;
553
554 epc = devm_pci_epc_create(dev, &epc_ops);
555 if (IS_ERR(epc)) {
556 dev_err(dev, "Failed to create epc device\n");
557 return PTR_ERR(epc);
558 }
559
560 ep->epc = epc;
561 epc_set_drvdata(epc, ep);
562
563 if (ep->ops->ep_init)
564 ep->ops->ep_init(ep);
565
566 hdr_type = dw_pcie_readb_dbi(pci, PCI_HEADER_TYPE);
567 if (hdr_type != PCI_HEADER_TYPE_NORMAL) {
568 dev_err(pci->dev, "PCIe controller is not set to EP mode (hdr_type:0x%x)!\n",
569 hdr_type);
570 return -EIO;
571 }
572
573 ret = of_property_read_u8(np, "max-functions", &epc->max_functions);
574 if (ret < 0)
575 epc->max_functions = 1;
576
577 ret = __pci_epc_mem_init(epc, ep->phys_base, ep->addr_size,
578 ep->page_size);
579 if (ret < 0) {
580 dev_err(dev, "Failed to initialize address space\n");
581 return ret;
582 }
583
584 ep->msi_mem = pci_epc_mem_alloc_addr(epc, &ep->msi_mem_phys,
585 epc->mem->page_size);
586 if (!ep->msi_mem) {
587 dev_err(dev, "Failed to reserve memory for MSI/MSI-X\n");
588 return -ENOMEM;
589 }
590 ep->msi_cap = dw_pcie_find_capability(pci, PCI_CAP_ID_MSI);
591
592 ep->msix_cap = dw_pcie_find_capability(pci, PCI_CAP_ID_MSIX);
593
594 offset = dw_pcie_ep_find_ext_capability(pci, PCI_EXT_CAP_ID_REBAR);
595 if (offset) {
596 reg = dw_pcie_readl_dbi(pci, offset + PCI_REBAR_CTRL);
597 nbars = (reg & PCI_REBAR_CTRL_NBAR_MASK) >>
598 PCI_REBAR_CTRL_NBAR_SHIFT;
599
600 dw_pcie_dbi_ro_wr_en(pci);
601 for (i = 0; i < nbars; i++, offset += PCI_REBAR_CTRL)
602 dw_pcie_writel_dbi(pci, offset + PCI_REBAR_CAP, 0x0);
603 dw_pcie_dbi_ro_wr_dis(pci);
604 }
605
606 dw_pcie_setup(pci);
607
608 return 0;
609}