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1/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
2/*
3 * Copyright (C) 2024 Ivaylo Ivanov <ivo.ivanov.ivanov1@gmail.com>
4 * Author: Ivaylo Ivanov <ivo.ivanov.ivanov1@gmail.com>
5 *
6 * Device Tree binding constants for Exynos8895 clock controller.
7 */
8
9#ifndef _DT_BINDINGS_CLOCK_EXYNOS8895_H
10#define _DT_BINDINGS_CLOCK_EXYNOS8895_H
11
12/* CMU_TOP */
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231#define CLK_GOUT_CMU_VPU_BUS 219
232
233/* CMU_PERIS */
234#define CLK_MOUT_PERIS_BUS_USER 1
235#define CLK_MOUT_PERIS_GIC 2
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241#define CLK_GOUT_PERIS_BUSIF_TMU_PCLK 8
242#define CLK_GOUT_PERIS_GIC_CLK 9
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247#define CLK_GOUT_PERIS_PMU_PERIS_PCLK 14
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249#define CLK_GOUT_PERIS_RSTNSYNC_CLK_PERIS_GIC_CLK 16
250#define CLK_GOUT_PERIS_SYSREG_PERIS_PCLK 17
251#define CLK_GOUT_PERIS_TZPC00_PCLK 18
252#define CLK_GOUT_PERIS_TZPC01_PCLK 19
253#define CLK_GOUT_PERIS_TZPC02_PCLK 20
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266#define CLK_GOUT_PERIS_TZPC15_PCLK 33
267#define CLK_GOUT_PERIS_WDT_CLUSTER0_PCLK 34
268#define CLK_GOUT_PERIS_WDT_CLUSTER1_PCLK 35
269#define CLK_GOUT_PERIS_XIU_P_PERIS_ACLK 36
270
271/* CMU_FSYS0 */
272#define CLK_MOUT_FSYS0_BUS_USER 1
273#define CLK_MOUT_FSYS0_DPGTC_USER 2
274#define CLK_MOUT_FSYS0_MMC_EMBD_USER 3
275#define CLK_MOUT_FSYS0_UFS_EMBD_USER 4
276#define CLK_MOUT_FSYS0_USBDRD30_USER 5
277#define CLK_GOUT_FSYS0_FSYS0_CMU_FSYS0_PCLK 6
278#define CLK_GOUT_FSYS0_AHBBR_FSYS0_HCLK 7
279#define CLK_GOUT_FSYS0_AXI2AHB_FSYS0_ACLK 8
280#define CLK_GOUT_FSYS0_AXI2AHB_USB_FSYS0_ACLK 9
281#define CLK_GOUT_FSYS0_AXI2APB_FSYS0_ACLK 10
282#define CLK_GOUT_FSYS0_BTM_FSYS0_I_ACLK 11
283#define CLK_GOUT_FSYS0_BTM_FSYS0_I_PCLK 12
284#define CLK_GOUT_FSYS0_DP_LINK_I_GTC_EXT_CLK 13
285#define CLK_GOUT_FSYS0_DP_LINK_I_PCLK 14
286#define CLK_GOUT_FSYS0_ETR_MIU_I_ACLK 15
287#define CLK_GOUT_FSYS0_ETR_MIU_I_PCLK 16
288#define CLK_GOUT_FSYS0_GPIO_FSYS0_PCLK 17
289#define CLK_GOUT_FSYS0_LHM_AXI_D_USBTV_I_CLK 18
290#define CLK_GOUT_FSYS0_LHM_AXI_G_ETR_I_CLK 19
291#define CLK_GOUT_FSYS0_LHM_AXI_P_FSYS0_I_CLK 20
292#define CLK_GOUT_FSYS0_LHS_ACEL_D_FSYS0_I_CLK 21
293#define CLK_GOUT_FSYS0_MMC_EMBD_I_ACLK 22
294#define CLK_GOUT_FSYS0_MMC_EMBD_SDCLKIN 23
295#define CLK_GOUT_FSYS0_PMU_FSYS0_PCLK 24
296#define CLK_GOUT_FSYS0_BCM_FSYS0_ACLK 25
297#define CLK_GOUT_FSYS0_BCM_FSYS0_PCLK 26
298#define CLK_GOUT_FSYS0_RSTNSYNC_CLK_FSYS0_BUS_CLK 27
299#define CLK_GOUT_FSYS0_SYSREG_FSYS0_PCLK 28
300#define CLK_GOUT_FSYS0_UFS_EMBD_I_ACLK 29
301#define CLK_GOUT_FSYS0_UFS_EMBD_I_CLK_UNIPRO 30
302#define CLK_GOUT_FSYS0_UFS_EMBD_I_FMP_CLK 31
303#define CLK_GOUT_FSYS0_USBTV_I_USB30DRD_ACLK 32
304#define CLK_GOUT_FSYS0_USBTV_I_USB30DRD_REF_CLK 33
305#define CLK_GOUT_FSYS0_USBTV_I_USB30DRD_SUSPEND_CLK 34
306#define CLK_GOUT_FSYS0_USBTV_I_USBTVH_AHB_CLK 35
307#define CLK_GOUT_FSYS0_USBTV_I_USBTVH_CORE_CLK 36
308#define CLK_GOUT_FSYS0_USBTV_I_USBTVH_XIU_CLK 37
309#define CLK_GOUT_FSYS0_US_D_FSYS0_USB_ACLK 38
310#define CLK_GOUT_FSYS0_XIU_D_FSYS0_ACLK 39
311#define CLK_GOUT_FSYS0_XIU_D_FSYS0_USB_ACLK 40
312#define CLK_GOUT_FSYS0_XIU_P_FSYS0_ACLK 41
313
314/* CMU_FSYS1 */
315#define CLK_MOUT_FSYS1_BUS_USER 1
316#define CLK_MOUT_FSYS1_MMC_CARD_USER 2
317#define CLK_MOUT_FSYS1_PCIE_USER 3
318#define CLK_MOUT_FSYS1_UFS_CARD_USER 4
319#define CLK_GOUT_FSYS1_PCIE_PHY_REF_CLK_IN 5
320#define CLK_GOUT_FSYS1_ADM_AHB_SSS_HCLKM 6
321#define CLK_GOUT_FSYS1_AHBBR_FSYS1_HCLK 7
322#define CLK_GOUT_FSYS1_AXI2AHB_FSYS1_ACLK 8
323#define CLK_GOUT_FSYS1_AXI2APB_FSYS1P0_ACLK 9
324#define CLK_GOUT_FSYS1_AXI2APB_FSYS1P1_ACLK 10
325#define CLK_GOUT_FSYS1_BTM_FSYS1_I_ACLK 11
326#define CLK_GOUT_FSYS1_BTM_FSYS1_I_PCLK 12
327#define CLK_GOUT_FSYS1_FSYS1_CMU_FSYS1_PCLK 13
328#define CLK_GOUT_FSYS1_GPIO_FSYS1_PCLK 14
329#define CLK_GOUT_FSYS1_LHM_AXI_P_FSYS1_I_CLK 15
330#define CLK_GOUT_FSYS1_LHS_ACEL_D_FSYS1_I_CLK 16
331#define CLK_GOUT_FSYS1_MMC_CARD_I_ACLK 17
332#define CLK_GOUT_FSYS1_MMC_CARD_SDCLKIN 18
333#define CLK_GOUT_FSYS1_PCIE_DBI_ACLK_0 19
334#define CLK_GOUT_FSYS1_PCIE_DBI_ACLK_1 20
335#define CLK_GOUT_FSYS1_PCIE_IEEE1500_WRAPPER_FOR_PCIE_PHY_LC_X2_INST_0_I_SCL_APB_PCLK 21
336#define CLK_GOUT_FSYS1_PCIE_MSTR_ACLK_0 22
337#define CLK_GOUT_FSYS1_PCIE_MSTR_ACLK_1 23
338#define CLK_GOUT_FSYS1_PCIE_PCIE_SUB_CTRL_INST_0_I_DRIVER_APB_CLK 24
339#define CLK_GOUT_FSYS1_PCIE_PCIE_SUB_CTRL_INST_1_I_DRIVER_APB_CLK 25
340#define CLK_GOUT_FSYS1_PCIE_PIPE2_DIGITAL_X2_WRAP_INST_0_I_APB_PCLK_SCL 26
341#define CLK_GOUT_FSYS1_PCIE_SLV_ACLK_0 27
342#define CLK_GOUT_FSYS1_PCIE_SLV_ACLK_1 28
343#define CLK_GOUT_FSYS1_PMU_FSYS1_PCLK 29
344#define CLK_GOUT_FSYS1_BCM_FSYS1_ACLK 30
345#define CLK_GOUT_FSYS1_BCM_FSYS1_PCLK 31
346#define CLK_GOUT_FSYS1_RSTNSYNC_CLK_FSYS1_BUS_CLK 32
347#define CLK_GOUT_FSYS1_RTIC_I_ACLK 33
348#define CLK_GOUT_FSYS1_RTIC_I_PCLK 34
349#define CLK_GOUT_FSYS1_SSS_I_ACLK 35
350#define CLK_GOUT_FSYS1_SSS_I_PCLK 36
351#define CLK_GOUT_FSYS1_SYSREG_FSYS1_PCLK 37
352#define CLK_GOUT_FSYS1_TOE_WIFI0_I_CLK 38
353#define CLK_GOUT_FSYS1_TOE_WIFI1_I_CLK 39
354#define CLK_GOUT_FSYS1_UFS_CARD_I_ACLK 40
355#define CLK_GOUT_FSYS1_UFS_CARD_I_CLK_UNIPRO 41
356#define CLK_GOUT_FSYS1_UFS_CARD_I_FMP_CLK 42
357#define CLK_GOUT_FSYS1_XIU_D_FSYS1_ACLK 43
358#define CLK_GOUT_FSYS1_XIU_P_FSYS1_ACLK 44
359
360/* CMU_PERIC0 */
361#define CLK_MOUT_PERIC0_BUS_USER 1
362#define CLK_MOUT_PERIC0_UART_DBG_USER 2
363#define CLK_MOUT_PERIC0_USI00_USER 3
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369#define CLK_GOUT_PERIC0_GPIO_PERIC0_PCLK 9
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373#define CLK_GOUT_PERIC0_RSTNSYNC_CLK_PERIC0_BUSP_CLK 13
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375#define CLK_GOUT_PERIC0_SYSREG_PERIC0_PCLK 15
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379#define CLK_GOUT_PERIC0_USI00_I_SCLK_USI 19
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381#define CLK_GOUT_PERIC0_USI01_I_SCLK_USI 21
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383#define CLK_GOUT_PERIC0_USI02_I_SCLK_USI 23
384#define CLK_GOUT_PERIC0_USI03_I_PCLK 24
385#define CLK_GOUT_PERIC0_USI03_I_SCLK_USI 25
386
387/* CMU_PERIC1 */
388#define CLK_MOUT_PERIC1_BUS_USER 1
389#define CLK_MOUT_PERIC1_SPEEDY2_USER 2
390#define CLK_MOUT_PERIC1_SPI_CAM0_USER 3
391#define CLK_MOUT_PERIC1_SPI_CAM1_USER 4
392#define CLK_MOUT_PERIC1_UART_BT_USER 5
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394#define CLK_MOUT_PERIC1_USI05_USER 7
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399#define CLK_MOUT_PERIC1_USI10_USER 12
400#define CLK_MOUT_PERIC1_USI11_USER 13
401#define CLK_MOUT_PERIC1_USI12_USER 14
402#define CLK_MOUT_PERIC1_USI13_USER 15
403#define CLK_GOUT_PERIC1_PERIC1_CMU_PERIC1_PCLK 16
404#define CLK_GOUT_PERIC1_RSTNSYNC_CLK_PERIC1_SPEEDY2_CLK 17
405#define CLK_GOUT_PERIC1_AXI2APB_PERIC1P0_ACLK 18
406#define CLK_GOUT_PERIC1_AXI2APB_PERIC1P1_ACLK 19
407#define CLK_GOUT_PERIC1_AXI2APB_PERIC1P2_ACLK 20
408#define CLK_GOUT_PERIC1_GPIO_PERIC1_PCLK 21
409#define CLK_GOUT_PERIC1_HSI2C_CAM0_IPCLK 22
410#define CLK_GOUT_PERIC1_HSI2C_CAM1_IPCLK 23
411#define CLK_GOUT_PERIC1_HSI2C_CAM2_IPCLK 24
412#define CLK_GOUT_PERIC1_HSI2C_CAM3_IPCLK 25
413#define CLK_GOUT_PERIC1_LHM_AXI_P_PERIC1_I_CLK 26
414#define CLK_GOUT_PERIC1_PMU_PERIC1_PCLK 27
415#define CLK_GOUT_PERIC1_RSTNSYNC_CLK_PERIC1_BUSP_CLK 28
416#define CLK_GOUT_PERIC1_SPEEDY2_DDI1_CLK 29
417#define CLK_GOUT_PERIC1_SPEEDY2_DDI1_SCLK 30
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419#define CLK_GOUT_PERIC1_SPEEDY2_DDI2_SCLK 32
420#define CLK_GOUT_PERIC1_SPEEDY2_DDI_CLK 33
421#define CLK_GOUT_PERIC1_SPEEDY2_DDI_SCLK 34
422#define CLK_GOUT_PERIC1_SPEEDY2_TSP1_CLK 35
423#define CLK_GOUT_PERIC1_SPEEDY2_TSP2_CLK 36
424#define CLK_GOUT_PERIC1_SPI_CAM0_PCLK 37
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426#define CLK_GOUT_PERIC1_SPI_CAM1_PCLK 39
427#define CLK_GOUT_PERIC1_SPI_CAM1_SPI_EXT_CLK 40
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429#define CLK_GOUT_PERIC1_UART_BT_EXT_UCLK 42
430#define CLK_GOUT_PERIC1_UART_BT_PCLK 43
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452
453#endif /* _DT_BINDINGS_CLOCK_EXYNOS8895_H */