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1/* SPDX-License-Identifier: GPL-2.0+ */
2/*
3 * Rockchip AXI PCIe controller driver
4 *
5 * Copyright (c) 2018 Rockchip, Inc.
6 *
7 * Author: Shawn Lin <shawn.lin@rock-chips.com>
8 *
9 */
10
11#ifndef _PCIE_ROCKCHIP_H
12#define _PCIE_ROCKCHIP_H
13
14#include <linux/kernel.h>
15#include <linux/pci.h>
16#include <linux/pci-ecam.h>
17
18/*
19 * The upper 16 bits of PCIE_CLIENT_CONFIG are a write mask for the lower 16
20 * bits. This allows atomic updates of the register without locking.
21 */
22#define HIWORD_UPDATE(mask, val) (((mask) << 16) | (val))
23#define HIWORD_UPDATE_BIT(val) HIWORD_UPDATE(val, val)
24
25#define ENCODE_LANES(x) ((((x) >> 1) & 3) << 4)
26#define MAX_LANE_NUM 4
27#define MAX_REGION_LIMIT 32
28#define MIN_EP_APERTURE 28
29#define LINK_TRAIN_TIMEOUT (500 * USEC_PER_MSEC)
30
31#define PCIE_CLIENT_BASE 0x0
32#define PCIE_CLIENT_CONFIG (PCIE_CLIENT_BASE + 0x00)
33#define PCIE_CLIENT_CONF_ENABLE HIWORD_UPDATE_BIT(0x0001)
34#define PCIE_CLIENT_CONF_DISABLE HIWORD_UPDATE(0x0001, 0)
35#define PCIE_CLIENT_LINK_TRAIN_ENABLE HIWORD_UPDATE_BIT(0x0002)
36#define PCIE_CLIENT_LINK_TRAIN_DISABLE HIWORD_UPDATE(0x0002, 0)
37#define PCIE_CLIENT_ARI_ENABLE HIWORD_UPDATE_BIT(0x0008)
38#define PCIE_CLIENT_CONF_LANE_NUM(x) HIWORD_UPDATE(0x0030, ENCODE_LANES(x))
39#define PCIE_CLIENT_MODE_RC HIWORD_UPDATE_BIT(0x0040)
40#define PCIE_CLIENT_MODE_EP HIWORD_UPDATE(0x0040, 0)
41#define PCIE_CLIENT_GEN_SEL_1 HIWORD_UPDATE(0x0080, 0)
42#define PCIE_CLIENT_GEN_SEL_2 HIWORD_UPDATE_BIT(0x0080)
43#define PCIE_CLIENT_LEGACY_INT_CTRL (PCIE_CLIENT_BASE + 0x0c)
44#define PCIE_CLIENT_INT_IN_ASSERT HIWORD_UPDATE_BIT(0x0002)
45#define PCIE_CLIENT_INT_IN_DEASSERT HIWORD_UPDATE(0x0002, 0)
46#define PCIE_CLIENT_INT_PEND_ST_PEND HIWORD_UPDATE_BIT(0x0001)
47#define PCIE_CLIENT_INT_PEND_ST_NORMAL HIWORD_UPDATE(0x0001, 0)
48#define PCIE_CLIENT_SIDE_BAND_STATUS (PCIE_CLIENT_BASE + 0x20)
49#define PCIE_CLIENT_PHY_ST BIT(12)
50#define PCIE_CLIENT_DEBUG_OUT_0 (PCIE_CLIENT_BASE + 0x3c)
51#define PCIE_CLIENT_DEBUG_LTSSM_MASK GENMASK(5, 0)
52#define PCIE_CLIENT_DEBUG_LTSSM_L1 0x18
53#define PCIE_CLIENT_DEBUG_LTSSM_L2 0x19
54#define PCIE_CLIENT_BASIC_STATUS0 (PCIE_CLIENT_BASE + 0x44)
55#define PCIE_CLIENT_NEG_LINK_WIDTH_MASK GENMASK(7, 6)
56#define PCIE_CLIENT_NEG_LINK_WIDTH_SHIFT 6
57#define PCIE_CLIENT_NEG_LINK_SPEED BIT(5)
58#define PCIE_CLIENT_BASIC_STATUS1 (PCIE_CLIENT_BASE + 0x48)
59#define PCIE_CLIENT_LINK_STATUS_UP 0x00300000
60#define PCIE_CLIENT_LINK_STATUS_MASK 0x00300000
61#define PCIE_CLIENT_INT_MASK (PCIE_CLIENT_BASE + 0x4c)
62#define PCIE_CLIENT_INT_STATUS (PCIE_CLIENT_BASE + 0x50)
63#define PCIE_CLIENT_INTR_MASK GENMASK(8, 5)
64#define PCIE_CLIENT_INTR_SHIFT 5
65#define PCIE_CLIENT_INT_LEGACY_DONE BIT(15)
66#define PCIE_CLIENT_INT_MSG BIT(14)
67#define PCIE_CLIENT_INT_HOT_RST BIT(13)
68#define PCIE_CLIENT_INT_DPA BIT(12)
69#define PCIE_CLIENT_INT_FATAL_ERR BIT(11)
70#define PCIE_CLIENT_INT_NFATAL_ERR BIT(10)
71#define PCIE_CLIENT_INT_CORR_ERR BIT(9)
72#define PCIE_CLIENT_INT_INTD BIT(8)
73#define PCIE_CLIENT_INT_INTC BIT(7)
74#define PCIE_CLIENT_INT_INTB BIT(6)
75#define PCIE_CLIENT_INT_INTA BIT(5)
76#define PCIE_CLIENT_INT_LOCAL BIT(4)
77#define PCIE_CLIENT_INT_UDMA BIT(3)
78#define PCIE_CLIENT_INT_PHY BIT(2)
79#define PCIE_CLIENT_INT_HOT_PLUG BIT(1)
80#define PCIE_CLIENT_INT_PWR_STCG BIT(0)
81
82#define PCIE_CLIENT_INT_LEGACY \
83 (PCIE_CLIENT_INT_INTA | PCIE_CLIENT_INT_INTB | \
84 PCIE_CLIENT_INT_INTC | PCIE_CLIENT_INT_INTD)
85
86#define PCIE_CLIENT_INT_CLI \
87 (PCIE_CLIENT_INT_CORR_ERR | PCIE_CLIENT_INT_NFATAL_ERR | \
88 PCIE_CLIENT_INT_FATAL_ERR | PCIE_CLIENT_INT_DPA | \
89 PCIE_CLIENT_INT_HOT_RST | PCIE_CLIENT_INT_MSG | \
90 PCIE_CLIENT_INT_LEGACY_DONE | PCIE_CLIENT_INT_LEGACY | \
91 PCIE_CLIENT_INT_PHY)
92
93#define PCIE_CORE_CTRL_MGMT_BASE 0x900000
94#define PCIE_CORE_CTRL (PCIE_CORE_CTRL_MGMT_BASE + 0x000)
95#define PCIE_CORE_PL_CONF_LS_MASK 0x00000001
96#define PCIE_CORE_PL_CONF_LS_READY 0x00000001
97#define PCIE_CORE_PL_CONF_SPEED_5G 0x00000008
98#define PCIE_CORE_PL_CONF_SPEED_MASK 0x00000018
99#define PCIE_CORE_PL_CONF_LANE_MASK 0x00000006
100#define PCIE_CORE_PL_CONF_LANE_SHIFT 1
101#define PCIE_CORE_CTRL_PLC1 (PCIE_CORE_CTRL_MGMT_BASE + 0x004)
102#define PCIE_CORE_CTRL_PLC1_FTS_MASK GENMASK(23, 8)
103#define PCIE_CORE_CTRL_PLC1_FTS_SHIFT 8
104#define PCIE_CORE_CTRL_PLC1_FTS_CNT 0xffff
105#define PCIE_CORE_TXCREDIT_CFG1 (PCIE_CORE_CTRL_MGMT_BASE + 0x020)
106#define PCIE_CORE_TXCREDIT_CFG1_MUI_MASK 0xFFFF0000
107#define PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT 16
108#define PCIE_CORE_TXCREDIT_CFG1_MUI_ENCODE(x) \
109 (((x) >> 3) << PCIE_CORE_TXCREDIT_CFG1_MUI_SHIFT)
110#define PCIE_CORE_LANE_MAP (PCIE_CORE_CTRL_MGMT_BASE + 0x200)
111#define PCIE_CORE_LANE_MAP_MASK 0x0000000f
112#define PCIE_CORE_LANE_MAP_REVERSE BIT(16)
113#define PCIE_CORE_INT_STATUS (PCIE_CORE_CTRL_MGMT_BASE + 0x20c)
114#define PCIE_CORE_INT_PRFPE BIT(0)
115#define PCIE_CORE_INT_CRFPE BIT(1)
116#define PCIE_CORE_INT_RRPE BIT(2)
117#define PCIE_CORE_INT_PRFO BIT(3)
118#define PCIE_CORE_INT_CRFO BIT(4)
119#define PCIE_CORE_INT_RT BIT(5)
120#define PCIE_CORE_INT_RTR BIT(6)
121#define PCIE_CORE_INT_PE BIT(7)
122#define PCIE_CORE_INT_MTR BIT(8)
123#define PCIE_CORE_INT_UCR BIT(9)
124#define PCIE_CORE_INT_FCE BIT(10)
125#define PCIE_CORE_INT_CT BIT(11)
126#define PCIE_CORE_INT_UTC BIT(18)
127#define PCIE_CORE_INT_MMVC BIT(19)
128#define PCIE_CORE_CONFIG_VENDOR (PCIE_CORE_CTRL_MGMT_BASE + 0x44)
129#define PCIE_CORE_INT_MASK (PCIE_CORE_CTRL_MGMT_BASE + 0x210)
130#define PCIE_CORE_PHY_FUNC_CFG (PCIE_CORE_CTRL_MGMT_BASE + 0x2c0)
131#define PCIE_RC_BAR_CONF (PCIE_CORE_CTRL_MGMT_BASE + 0x300)
132#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_DISABLED 0x0
133#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_IO_32BITS 0x1
134#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_32BITS 0x4
135#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_32BITS 0x5
136#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_MEM_64BITS 0x6
137#define ROCKCHIP_PCIE_CORE_BAR_CFG_CTRL_PREFETCH_MEM_64BITS 0x7
138
139#define PCIE_CORE_INT \
140 (PCIE_CORE_INT_PRFPE | PCIE_CORE_INT_CRFPE | \
141 PCIE_CORE_INT_RRPE | PCIE_CORE_INT_CRFO | \
142 PCIE_CORE_INT_RT | PCIE_CORE_INT_RTR | \
143 PCIE_CORE_INT_PE | PCIE_CORE_INT_MTR | \
144 PCIE_CORE_INT_UCR | PCIE_CORE_INT_FCE | \
145 PCIE_CORE_INT_CT | PCIE_CORE_INT_UTC | \
146 PCIE_CORE_INT_MMVC)
147
148#define PCIE_RC_RP_ATS_BASE 0x400000
149#define PCIE_RC_CONFIG_NORMAL_BASE 0x800000
150#define PCIE_EP_PF_CONFIG_REGS_BASE 0x800000
151#define PCIE_RC_CONFIG_BASE 0xa00000
152#define PCIE_EP_CONFIG_BASE 0xa00000
153#define PCIE_EP_CONFIG_DID_VID (PCIE_EP_CONFIG_BASE + 0x00)
154#define PCIE_EP_CONFIG_LCS (PCIE_EP_CONFIG_BASE + 0xd0)
155#define PCIE_RC_CONFIG_RID_CCR (PCIE_RC_CONFIG_BASE + 0x08)
156#define PCIE_RC_CONFIG_DCR (PCIE_RC_CONFIG_BASE + 0xc4)
157#define PCIE_RC_CONFIG_DCR_CSPL_SHIFT 18
158#define PCIE_RC_CONFIG_DCR_CSPL_LIMIT 0xff
159#define PCIE_RC_CONFIG_DCR_CPLS_SHIFT 26
160#define PCIE_RC_CONFIG_DCSR (PCIE_RC_CONFIG_BASE + 0xc8)
161#define PCIE_RC_CONFIG_DCSR_MPS_MASK GENMASK(7, 5)
162#define PCIE_RC_CONFIG_DCSR_MPS_256 (0x1 << 5)
163#define PCIE_RC_CONFIG_LINK_CAP (PCIE_RC_CONFIG_BASE + 0xcc)
164#define PCIE_RC_CONFIG_LINK_CAP_L0S BIT(10)
165#define PCIE_RC_CONFIG_LCS (PCIE_RC_CONFIG_BASE + 0xd0)
166#define PCIE_EP_CONFIG_LCS (PCIE_EP_CONFIG_BASE + 0xd0)
167#define PCIE_RC_CONFIG_L1_SUBSTATE_CTRL2 (PCIE_RC_CONFIG_BASE + 0x90c)
168#define PCIE_RC_CONFIG_THP_CAP (PCIE_RC_CONFIG_BASE + 0x274)
169#define PCIE_RC_CONFIG_THP_CAP_NEXT_MASK GENMASK(31, 20)
170
171#define MAX_AXI_IB_ROOTPORT_REGION_NUM 3
172#define MIN_AXI_ADDR_BITS_PASSED 8
173#define PCIE_ADDR_MASK GENMASK_ULL(63, MIN_AXI_ADDR_BITS_PASSED)
174#define PCIE_CORE_AXI_CONF_BASE 0xc00000
175#define PCIE_CORE_OB_REGION_ADDR0 (PCIE_CORE_AXI_CONF_BASE + 0x0)
176#define PCIE_CORE_OB_REGION_ADDR0_NUM_BITS 0x3f
177#define PCIE_CORE_OB_REGION_ADDR0_LO_ADDR PCIE_ADDR_MASK
178#define PCIE_CORE_OB_REGION_ADDR1 (PCIE_CORE_AXI_CONF_BASE + 0x4)
179#define PCIE_CORE_OB_REGION_DESC0 (PCIE_CORE_AXI_CONF_BASE + 0x8)
180#define PCIE_CORE_OB_REGION_DESC1 (PCIE_CORE_AXI_CONF_BASE + 0xc)
181
182#define PCIE_CORE_AXI_INBOUND_BASE 0xc00800
183#define PCIE_RP_IB_ADDR0 (PCIE_CORE_AXI_INBOUND_BASE + 0x0)
184#define PCIE_CORE_IB_REGION_ADDR0_NUM_BITS 0x3f
185#define PCIE_CORE_IB_REGION_ADDR0_LO_ADDR PCIE_ADDR_MASK
186#define PCIE_RP_IB_ADDR1 (PCIE_CORE_AXI_INBOUND_BASE + 0x4)
187
188/* Size of one AXI Region (not Region 0) */
189#define AXI_REGION_SIZE BIT(20)
190/* Size of Region 0, equal to sum of sizes of other regions */
191#define AXI_REGION_0_SIZE (32 * (0x1 << 20))
192#define OB_REG_SIZE_SHIFT 5
193#define IB_ROOT_PORT_REG_SIZE_SHIFT 3
194#define AXI_WRAPPER_IO_WRITE 0x6
195#define AXI_WRAPPER_MEM_WRITE 0x2
196#define AXI_WRAPPER_TYPE0_CFG 0xa
197#define AXI_WRAPPER_TYPE1_CFG 0xb
198#define AXI_WRAPPER_NOR_MSG 0xc
199
200#define PCIE_RC_SEND_PME_OFF 0x11960
201#define ROCKCHIP_VENDOR_ID 0x1d87
202#define PCIE_LINK_IS_L2(x) \
203 (((x) & PCIE_CLIENT_DEBUG_LTSSM_MASK) == PCIE_CLIENT_DEBUG_LTSSM_L2)
204#define PCIE_LINK_TRAINING_DONE(x) \
205 (((x) & PCIE_CORE_PL_CONF_LS_MASK) == PCIE_CORE_PL_CONF_LS_READY)
206#define PCIE_LINK_UP(x) \
207 (((x) & PCIE_CLIENT_LINK_STATUS_MASK) == PCIE_CLIENT_LINK_STATUS_UP)
208#define PCIE_LINK_IS_GEN2(x) \
209 (((x) & PCIE_CORE_PL_CONF_SPEED_MASK) == PCIE_CORE_PL_CONF_SPEED_5G)
210
211#define RC_REGION_0_ADDR_TRANS_H 0x00000000
212#define RC_REGION_0_ADDR_TRANS_L 0x00000000
213#define RC_REGION_0_PASS_BITS (25 - 1)
214#define RC_REGION_0_TYPE_MASK GENMASK(3, 0)
215#define MAX_AXI_WRAPPER_REGION_NUM 33
216
217#define ROCKCHIP_PCIE_MSG_ROUTING_TO_RC 0x0
218#define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ADDR 0x1
219#define ROCKCHIP_PCIE_MSG_ROUTING_VIA_ID 0x2
220#define ROCKCHIP_PCIE_MSG_ROUTING_BROADCAST 0x3
221#define ROCKCHIP_PCIE_MSG_ROUTING_LOCAL_INTX 0x4
222#define ROCKCHIP_PCIE_MSG_ROUTING_PME_ACK 0x5
223#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTA 0x20
224#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTB 0x21
225#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTC 0x22
226#define ROCKCHIP_PCIE_MSG_CODE_ASSERT_INTD 0x23
227#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTA 0x24
228#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTB 0x25
229#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTC 0x26
230#define ROCKCHIP_PCIE_MSG_CODE_DEASSERT_INTD 0x27
231#define ROCKCHIP_PCIE_MSG_ROUTING_MASK GENMASK(7, 5)
232#define ROCKCHIP_PCIE_MSG_ROUTING(route) \
233 (((route) << 5) & ROCKCHIP_PCIE_MSG_ROUTING_MASK)
234#define ROCKCHIP_PCIE_MSG_CODE_MASK GENMASK(15, 8)
235#define ROCKCHIP_PCIE_MSG_CODE(code) \
236 (((code) << 8) & ROCKCHIP_PCIE_MSG_CODE_MASK)
237#define ROCKCHIP_PCIE_MSG_NO_DATA BIT(16)
238
239#define ROCKCHIP_PCIE_EP_CMD_STATUS 0x4
240#define ROCKCHIP_PCIE_EP_CMD_STATUS_IS BIT(19)
241#define ROCKCHIP_PCIE_EP_MSI_CTRL_REG 0x90
242#define ROCKCHIP_PCIE_EP_MSI_CP1_OFFSET 8
243#define ROCKCHIP_PCIE_EP_MSI_CP1_MASK GENMASK(15, 8)
244#define ROCKCHIP_PCIE_EP_MSI_FLAGS_OFFSET 16
245#define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_OFFSET 17
246#define ROCKCHIP_PCIE_EP_MSI_CTRL_MMC_MASK GENMASK(19, 17)
247#define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_OFFSET 20
248#define ROCKCHIP_PCIE_EP_MSI_CTRL_MME_MASK GENMASK(22, 20)
249#define ROCKCHIP_PCIE_EP_MSI_CTRL_ME BIT(16)
250#define ROCKCHIP_PCIE_EP_MSI_CTRL_MASK_MSI_CAP BIT(24)
251#define ROCKCHIP_PCIE_EP_MSIX_CAP_REG 0xb0
252#define ROCKCHIP_PCIE_EP_MSIX_CAP_CP_OFFSET 8
253#define ROCKCHIP_PCIE_EP_MSIX_CAP_CP_MASK GENMASK(15, 8)
254#define ROCKCHIP_PCIE_EP_DUMMY_IRQ_ADDR 0x1
255#define ROCKCHIP_PCIE_EP_PCI_LEGACY_IRQ_ADDR 0x3
256
257#define ROCKCHIP_PCIE_AT_MIN_NUM_BITS 8
258#define ROCKCHIP_PCIE_AT_MAX_NUM_BITS 20
259#define ROCKCHIP_PCIE_AT_SIZE_ALIGN (1UL << ROCKCHIP_PCIE_AT_MIN_NUM_BITS)
260
261#define ROCKCHIP_PCIE_EP_FUNC_BASE(fn) \
262 (PCIE_EP_PF_CONFIG_REGS_BASE + (((fn) << 12) & GENMASK(19, 12)))
263#define ROCKCHIP_PCIE_EP_VIRT_FUNC_BASE(fn) \
264 (PCIE_EP_PF_CONFIG_REGS_BASE + 0x10000 + (((fn) << 12) & GENMASK(19, 12)))
265
266#define ROCKCHIP_PCIE_AT_MIN_NUM_BITS 8
267#define ROCKCHIP_PCIE_AT_MAX_NUM_BITS 20
268#define ROCKCHIP_PCIE_AT_SIZE_ALIGN (1UL << ROCKCHIP_PCIE_AT_MIN_NUM_BITS)
269
270#define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR0(fn, bar) \
271 (PCIE_CORE_AXI_CONF_BASE + 0x0828 + (fn) * 0x0040 + (bar) * 0x0008)
272#define ROCKCHIP_PCIE_AT_IB_EP_FUNC_BAR_ADDR1(fn, bar) \
273 (PCIE_CORE_AXI_CONF_BASE + 0x082c + (fn) * 0x0040 + (bar) * 0x0008)
274#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK GENMASK(19, 12)
275#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN(devfn) \
276 (((devfn) << 12) & \
277 ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_DEVFN_MASK)
278#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK GENMASK(27, 20)
279#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS(bus) \
280 (((bus) << 20) & ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0_BUS_MASK)
281#define PCIE_RC_EP_ATR_OB_REGIONS_1_32 (PCIE_CORE_AXI_CONF_BASE + 0x0020)
282#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR0(r) \
283 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0000 + ((r) & 0x1f) * 0x0020)
284#define ROCKCHIP_PCIE_AT_OB_REGION_PCI_ADDR1(r) \
285 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0004 + ((r) & 0x1f) * 0x0020)
286#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_HARDCODED_RID BIT(23)
287#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK GENMASK(31, 24)
288#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN(devfn) \
289 (((devfn) << 24) & ROCKCHIP_PCIE_AT_OB_REGION_DESC0_DEVFN_MASK)
290#define ROCKCHIP_PCIE_AT_OB_REGION_DESC0(r) \
291 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0008 + ((r) & 0x1f) * 0x0020)
292#define ROCKCHIP_PCIE_AT_OB_REGION_DESC1(r) \
293 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x000c + ((r) & 0x1f) * 0x0020)
294#define ROCKCHIP_PCIE_AT_OB_REGION_DESC2(r) \
295 (PCIE_RC_EP_ATR_OB_REGIONS_1_32 + 0x0010 + ((r) & 0x1f) * 0x0020)
296
297#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG0(fn) \
298 (PCIE_CORE_CTRL_MGMT_BASE + 0x0240 + (fn) * 0x0008)
299#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG1(fn) \
300 (PCIE_CORE_CTRL_MGMT_BASE + 0x0244 + (fn) * 0x0008)
301#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b) \
302 (GENMASK(4, 0) << ((b) * 8))
303#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE(b, a) \
304 (((a) << ((b) * 8)) & \
305 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_APERTURE_MASK(b))
306#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b) \
307 (GENMASK(7, 5) << ((b) * 8))
308#define ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL(b, c) \
309 (((c) << ((b) * 8 + 5)) & \
310 ROCKCHIP_PCIE_CORE_EP_FUNC_BAR_CFG_BAR_CTRL_MASK(b))
311
312struct rockchip_pcie {
313 void __iomem *reg_base; /* DT axi-base */
314 void __iomem *apb_base; /* DT apb-base */
315 bool legacy_phy;
316 struct phy *phys[MAX_LANE_NUM];
317 struct reset_control *core_rst;
318 struct reset_control *mgmt_rst;
319 struct reset_control *mgmt_sticky_rst;
320 struct reset_control *pipe_rst;
321 struct reset_control *pm_rst;
322 struct reset_control *aclk_rst;
323 struct reset_control *pclk_rst;
324 struct clk *aclk_pcie;
325 struct clk *aclk_perf_pcie;
326 struct clk *hclk_pcie;
327 struct clk *clk_pcie_pm;
328 struct regulator *vpcie12v; /* 12V power supply */
329 struct regulator *vpcie3v3; /* 3.3V power supply */
330 struct regulator *vpcie1v8; /* 1.8V power supply */
331 struct regulator *vpcie0v9; /* 0.9V power supply */
332 struct gpio_desc *perst_gpio;
333 u32 lanes;
334 u8 lanes_map;
335 int link_gen;
336 struct device *dev;
337 struct irq_domain *irq_domain;
338 int offset;
339 void __iomem *msg_region;
340 phys_addr_t msg_bus_addr;
341 bool is_rc;
342 struct resource *mem_res;
343};
344
345static u32 rockchip_pcie_read(struct rockchip_pcie *rockchip, u32 reg)
346{
347 return readl(rockchip->apb_base + reg);
348}
349
350static void rockchip_pcie_write(struct rockchip_pcie *rockchip, u32 val,
351 u32 reg)
352{
353 writel(val, rockchip->apb_base + reg);
354}
355
356int rockchip_pcie_parse_dt(struct rockchip_pcie *rockchip);
357int rockchip_pcie_init_port(struct rockchip_pcie *rockchip);
358int rockchip_pcie_get_phys(struct rockchip_pcie *rockchip);
359void rockchip_pcie_deinit_phys(struct rockchip_pcie *rockchip);
360int rockchip_pcie_enable_clocks(struct rockchip_pcie *rockchip);
361void rockchip_pcie_disable_clocks(void *data);
362void rockchip_pcie_cfg_configuration_accesses(
363 struct rockchip_pcie *rockchip, u32 type);
364
365#endif /* _PCIE_ROCKCHIP_H */