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1// SPDX-License-Identifier: GPL-2.0
2/*
3 * PCIe host controller driver for Intel Gateway SoCs
4 *
5 * Copyright (c) 2019 Intel Corporation.
6 */
7
8#include <linux/bitfield.h>
9#include <linux/clk.h>
10#include <linux/gpio/consumer.h>
11#include <linux/iopoll.h>
12#include <linux/pci_regs.h>
13#include <linux/phy/phy.h>
14#include <linux/platform_device.h>
15#include <linux/reset.h>
16
17#include "../../pci.h"
18#include "pcie-designware.h"
19
20#define PORT_AFR_N_FTS_GEN12_DFT (SZ_128 - 1)
21#define PORT_AFR_N_FTS_GEN3 180
22#define PORT_AFR_N_FTS_GEN4 196
23
24/* PCIe Application logic Registers */
25#define PCIE_APP_CCR 0x10
26#define PCIE_APP_CCR_LTSSM_ENABLE BIT(0)
27
28#define PCIE_APP_MSG_CR 0x30
29#define PCIE_APP_MSG_XMT_PM_TURNOFF BIT(0)
30
31#define PCIE_APP_PMC 0x44
32#define PCIE_APP_PMC_IN_L2 BIT(20)
33
34#define PCIE_APP_IRNEN 0xF4
35#define PCIE_APP_IRNCR 0xF8
36#define PCIE_APP_IRN_AER_REPORT BIT(0)
37#define PCIE_APP_IRN_PME BIT(2)
38#define PCIE_APP_IRN_RX_VDM_MSG BIT(4)
39#define PCIE_APP_IRN_PM_TO_ACK BIT(9)
40#define PCIE_APP_IRN_LINK_AUTO_BW_STAT BIT(11)
41#define PCIE_APP_IRN_BW_MGT BIT(12)
42#define PCIE_APP_IRN_MSG_LTR BIT(18)
43#define PCIE_APP_IRN_SYS_ERR_RC BIT(29)
44#define PCIE_APP_INTX_OFST 12
45
46#define PCIE_APP_IRN_INT \
47 (PCIE_APP_IRN_AER_REPORT | PCIE_APP_IRN_PME | \
48 PCIE_APP_IRN_RX_VDM_MSG | PCIE_APP_IRN_SYS_ERR_RC | \
49 PCIE_APP_IRN_PM_TO_ACK | PCIE_APP_IRN_MSG_LTR | \
50 PCIE_APP_IRN_BW_MGT | PCIE_APP_IRN_LINK_AUTO_BW_STAT | \
51 (PCIE_APP_INTX_OFST + PCI_INTERRUPT_INTA) | \
52 (PCIE_APP_INTX_OFST + PCI_INTERRUPT_INTB) | \
53 (PCIE_APP_INTX_OFST + PCI_INTERRUPT_INTC) | \
54 (PCIE_APP_INTX_OFST + PCI_INTERRUPT_INTD))
55
56#define BUS_IATU_OFFSET SZ_256M
57#define RESET_INTERVAL_MS 100
58
59struct intel_pcie_soc {
60 unsigned int pcie_ver;
61 unsigned int pcie_atu_offset;
62 u32 num_viewport;
63};
64
65struct intel_pcie_port {
66 struct dw_pcie pci;
67 void __iomem *app_base;
68 struct gpio_desc *reset_gpio;
69 u32 rst_intrvl;
70 u32 max_speed;
71 u32 link_gen;
72 u32 max_width;
73 u32 n_fts;
74 struct clk *core_clk;
75 struct reset_control *core_rst;
76 struct phy *phy;
77 u8 pcie_cap_ofst;
78};
79
80static void pcie_update_bits(void __iomem *base, u32 ofs, u32 mask, u32 val)
81{
82 u32 old;
83
84 old = readl(base + ofs);
85 val = (old & ~mask) | (val & mask);
86
87 if (val != old)
88 writel(val, base + ofs);
89}
90
91static inline u32 pcie_app_rd(struct intel_pcie_port *lpp, u32 ofs)
92{
93 return readl(lpp->app_base + ofs);
94}
95
96static inline void pcie_app_wr(struct intel_pcie_port *lpp, u32 ofs, u32 val)
97{
98 writel(val, lpp->app_base + ofs);
99}
100
101static void pcie_app_wr_mask(struct intel_pcie_port *lpp, u32 ofs,
102 u32 mask, u32 val)
103{
104 pcie_update_bits(lpp->app_base, ofs, mask, val);
105}
106
107static inline u32 pcie_rc_cfg_rd(struct intel_pcie_port *lpp, u32 ofs)
108{
109 return dw_pcie_readl_dbi(&lpp->pci, ofs);
110}
111
112static inline void pcie_rc_cfg_wr(struct intel_pcie_port *lpp, u32 ofs, u32 val)
113{
114 dw_pcie_writel_dbi(&lpp->pci, ofs, val);
115}
116
117static void pcie_rc_cfg_wr_mask(struct intel_pcie_port *lpp, u32 ofs,
118 u32 mask, u32 val)
119{
120 pcie_update_bits(lpp->pci.dbi_base, ofs, mask, val);
121}
122
123static void intel_pcie_ltssm_enable(struct intel_pcie_port *lpp)
124{
125 pcie_app_wr_mask(lpp, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE,
126 PCIE_APP_CCR_LTSSM_ENABLE);
127}
128
129static void intel_pcie_ltssm_disable(struct intel_pcie_port *lpp)
130{
131 pcie_app_wr_mask(lpp, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE, 0);
132}
133
134static void intel_pcie_link_setup(struct intel_pcie_port *lpp)
135{
136 u32 val;
137 u8 offset = lpp->pcie_cap_ofst;
138
139 val = pcie_rc_cfg_rd(lpp, offset + PCI_EXP_LNKCAP);
140 lpp->max_speed = FIELD_GET(PCI_EXP_LNKCAP_SLS, val);
141 lpp->max_width = FIELD_GET(PCI_EXP_LNKCAP_MLW, val);
142
143 val = pcie_rc_cfg_rd(lpp, offset + PCI_EXP_LNKCTL);
144
145 val &= ~(PCI_EXP_LNKCTL_LD | PCI_EXP_LNKCTL_ASPMC);
146 pcie_rc_cfg_wr(lpp, offset + PCI_EXP_LNKCTL, val);
147}
148
149static void intel_pcie_port_logic_setup(struct intel_pcie_port *lpp)
150{
151 u32 val, mask;
152
153 switch (pcie_link_speed[lpp->max_speed]) {
154 case PCIE_SPEED_8_0GT:
155 lpp->n_fts = PORT_AFR_N_FTS_GEN3;
156 break;
157 case PCIE_SPEED_16_0GT:
158 lpp->n_fts = PORT_AFR_N_FTS_GEN4;
159 break;
160 default:
161 lpp->n_fts = PORT_AFR_N_FTS_GEN12_DFT;
162 break;
163 }
164
165 mask = PORT_AFR_N_FTS_MASK | PORT_AFR_CC_N_FTS_MASK;
166 val = FIELD_PREP(PORT_AFR_N_FTS_MASK, lpp->n_fts) |
167 FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, lpp->n_fts);
168 pcie_rc_cfg_wr_mask(lpp, PCIE_PORT_AFR, mask, val);
169
170 /* Port Link Control Register */
171 pcie_rc_cfg_wr_mask(lpp, PCIE_PORT_LINK_CONTROL, PORT_LINK_DLL_LINK_EN,
172 PORT_LINK_DLL_LINK_EN);
173}
174
175static void intel_pcie_rc_setup(struct intel_pcie_port *lpp)
176{
177 intel_pcie_ltssm_disable(lpp);
178 intel_pcie_link_setup(lpp);
179 dw_pcie_setup_rc(&lpp->pci.pp);
180 dw_pcie_upconfig_setup(&lpp->pci);
181 intel_pcie_port_logic_setup(lpp);
182 dw_pcie_link_set_max_speed(&lpp->pci, lpp->link_gen);
183 dw_pcie_link_set_n_fts(&lpp->pci, lpp->n_fts);
184}
185
186static int intel_pcie_ep_rst_init(struct intel_pcie_port *lpp)
187{
188 struct device *dev = lpp->pci.dev;
189 int ret;
190
191 lpp->reset_gpio = devm_gpiod_get(dev, "reset", GPIOD_OUT_LOW);
192 if (IS_ERR(lpp->reset_gpio)) {
193 ret = PTR_ERR(lpp->reset_gpio);
194 if (ret != -EPROBE_DEFER)
195 dev_err(dev, "Failed to request PCIe GPIO: %d\n", ret);
196 return ret;
197 }
198
199 /* Make initial reset last for 100us */
200 usleep_range(100, 200);
201
202 return 0;
203}
204
205static void intel_pcie_core_rst_assert(struct intel_pcie_port *lpp)
206{
207 reset_control_assert(lpp->core_rst);
208}
209
210static void intel_pcie_core_rst_deassert(struct intel_pcie_port *lpp)
211{
212 /*
213 * One micro-second delay to make sure the reset pulse
214 * wide enough so that core reset is clean.
215 */
216 udelay(1);
217 reset_control_deassert(lpp->core_rst);
218
219 /*
220 * Some SoC core reset also reset PHY, more delay needed
221 * to make sure the reset process is done.
222 */
223 usleep_range(1000, 2000);
224}
225
226static void intel_pcie_device_rst_assert(struct intel_pcie_port *lpp)
227{
228 gpiod_set_value_cansleep(lpp->reset_gpio, 1);
229}
230
231static void intel_pcie_device_rst_deassert(struct intel_pcie_port *lpp)
232{
233 msleep(lpp->rst_intrvl);
234 gpiod_set_value_cansleep(lpp->reset_gpio, 0);
235}
236
237static int intel_pcie_app_logic_setup(struct intel_pcie_port *lpp)
238{
239 intel_pcie_device_rst_deassert(lpp);
240 intel_pcie_ltssm_enable(lpp);
241
242 return dw_pcie_wait_for_link(&lpp->pci);
243}
244
245static void intel_pcie_core_irq_disable(struct intel_pcie_port *lpp)
246{
247 pcie_app_wr(lpp, PCIE_APP_IRNEN, 0);
248 pcie_app_wr(lpp, PCIE_APP_IRNCR, PCIE_APP_IRN_INT);
249}
250
251static int intel_pcie_get_resources(struct platform_device *pdev)
252{
253 struct intel_pcie_port *lpp = platform_get_drvdata(pdev);
254 struct dw_pcie *pci = &lpp->pci;
255 struct device *dev = pci->dev;
256 int ret;
257
258 pci->dbi_base = devm_platform_ioremap_resource_byname(pdev, "dbi");
259 if (IS_ERR(pci->dbi_base))
260 return PTR_ERR(pci->dbi_base);
261
262 lpp->core_clk = devm_clk_get(dev, NULL);
263 if (IS_ERR(lpp->core_clk)) {
264 ret = PTR_ERR(lpp->core_clk);
265 if (ret != -EPROBE_DEFER)
266 dev_err(dev, "Failed to get clks: %d\n", ret);
267 return ret;
268 }
269
270 lpp->core_rst = devm_reset_control_get(dev, NULL);
271 if (IS_ERR(lpp->core_rst)) {
272 ret = PTR_ERR(lpp->core_rst);
273 if (ret != -EPROBE_DEFER)
274 dev_err(dev, "Failed to get resets: %d\n", ret);
275 return ret;
276 }
277
278 ret = device_property_match_string(dev, "device_type", "pci");
279 if (ret) {
280 dev_err(dev, "Failed to find pci device type: %d\n", ret);
281 return ret;
282 }
283
284 ret = device_property_read_u32(dev, "reset-assert-ms",
285 &lpp->rst_intrvl);
286 if (ret)
287 lpp->rst_intrvl = RESET_INTERVAL_MS;
288
289 ret = of_pci_get_max_link_speed(dev->of_node);
290 lpp->link_gen = ret < 0 ? 0 : ret;
291
292 lpp->app_base = devm_platform_ioremap_resource_byname(pdev, "app");
293 if (IS_ERR(lpp->app_base))
294 return PTR_ERR(lpp->app_base);
295
296 lpp->phy = devm_phy_get(dev, "pcie");
297 if (IS_ERR(lpp->phy)) {
298 ret = PTR_ERR(lpp->phy);
299 if (ret != -EPROBE_DEFER)
300 dev_err(dev, "Couldn't get pcie-phy: %d\n", ret);
301 return ret;
302 }
303
304 return 0;
305}
306
307static void intel_pcie_deinit_phy(struct intel_pcie_port *lpp)
308{
309 phy_exit(lpp->phy);
310}
311
312static int intel_pcie_wait_l2(struct intel_pcie_port *lpp)
313{
314 u32 value;
315 int ret;
316
317 if (pcie_link_speed[lpp->max_speed] < PCIE_SPEED_8_0GT)
318 return 0;
319
320 /* Send PME_TURN_OFF message */
321 pcie_app_wr_mask(lpp, PCIE_APP_MSG_CR, PCIE_APP_MSG_XMT_PM_TURNOFF,
322 PCIE_APP_MSG_XMT_PM_TURNOFF);
323
324 /* Read PMC status and wait for falling into L2 link state */
325 ret = readl_poll_timeout(lpp->app_base + PCIE_APP_PMC, value,
326 value & PCIE_APP_PMC_IN_L2, 20,
327 jiffies_to_usecs(5 * HZ));
328 if (ret)
329 dev_err(lpp->pci.dev, "PCIe link enter L2 timeout!\n");
330
331 return ret;
332}
333
334static void intel_pcie_turn_off(struct intel_pcie_port *lpp)
335{
336 if (dw_pcie_link_up(&lpp->pci))
337 intel_pcie_wait_l2(lpp);
338
339 /* Put endpoint device in reset state */
340 intel_pcie_device_rst_assert(lpp);
341 pcie_rc_cfg_wr_mask(lpp, PCI_COMMAND, PCI_COMMAND_MEMORY, 0);
342}
343
344static int intel_pcie_host_setup(struct intel_pcie_port *lpp)
345{
346 struct device *dev = lpp->pci.dev;
347 int ret;
348
349 intel_pcie_core_rst_assert(lpp);
350 intel_pcie_device_rst_assert(lpp);
351
352 ret = phy_init(lpp->phy);
353 if (ret)
354 return ret;
355
356 intel_pcie_core_rst_deassert(lpp);
357
358 ret = clk_prepare_enable(lpp->core_clk);
359 if (ret) {
360 dev_err(lpp->pci.dev, "Core clock enable failed: %d\n", ret);
361 goto clk_err;
362 }
363
364 if (!lpp->pcie_cap_ofst) {
365 ret = dw_pcie_find_capability(&lpp->pci, PCI_CAP_ID_EXP);
366 if (!ret) {
367 ret = -ENXIO;
368 dev_err(dev, "Invalid PCIe capability offset\n");
369 goto app_init_err;
370 }
371
372 lpp->pcie_cap_ofst = ret;
373 }
374
375 intel_pcie_rc_setup(lpp);
376 ret = intel_pcie_app_logic_setup(lpp);
377 if (ret)
378 goto app_init_err;
379
380 /* Enable integrated interrupts */
381 pcie_app_wr_mask(lpp, PCIE_APP_IRNEN, PCIE_APP_IRN_INT,
382 PCIE_APP_IRN_INT);
383
384 return 0;
385
386app_init_err:
387 clk_disable_unprepare(lpp->core_clk);
388clk_err:
389 intel_pcie_core_rst_assert(lpp);
390 intel_pcie_deinit_phy(lpp);
391
392 return ret;
393}
394
395static void __intel_pcie_remove(struct intel_pcie_port *lpp)
396{
397 intel_pcie_core_irq_disable(lpp);
398 intel_pcie_turn_off(lpp);
399 clk_disable_unprepare(lpp->core_clk);
400 intel_pcie_core_rst_assert(lpp);
401 intel_pcie_deinit_phy(lpp);
402}
403
404static int intel_pcie_remove(struct platform_device *pdev)
405{
406 struct intel_pcie_port *lpp = platform_get_drvdata(pdev);
407 struct pcie_port *pp = &lpp->pci.pp;
408
409 dw_pcie_host_deinit(pp);
410 __intel_pcie_remove(lpp);
411
412 return 0;
413}
414
415static int __maybe_unused intel_pcie_suspend_noirq(struct device *dev)
416{
417 struct intel_pcie_port *lpp = dev_get_drvdata(dev);
418 int ret;
419
420 intel_pcie_core_irq_disable(lpp);
421 ret = intel_pcie_wait_l2(lpp);
422 if (ret)
423 return ret;
424
425 intel_pcie_deinit_phy(lpp);
426 clk_disable_unprepare(lpp->core_clk);
427 return ret;
428}
429
430static int __maybe_unused intel_pcie_resume_noirq(struct device *dev)
431{
432 struct intel_pcie_port *lpp = dev_get_drvdata(dev);
433
434 return intel_pcie_host_setup(lpp);
435}
436
437static int intel_pcie_rc_init(struct pcie_port *pp)
438{
439 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
440 struct intel_pcie_port *lpp = dev_get_drvdata(pci->dev);
441
442 return intel_pcie_host_setup(lpp);
443}
444
445/*
446 * Dummy function so that DW core doesn't configure MSI
447 */
448static int intel_pcie_msi_init(struct pcie_port *pp)
449{
450 return 0;
451}
452
453static u64 intel_pcie_cpu_addr(struct dw_pcie *pcie, u64 cpu_addr)
454{
455 return cpu_addr + BUS_IATU_OFFSET;
456}
457
458static const struct dw_pcie_ops intel_pcie_ops = {
459 .cpu_addr_fixup = intel_pcie_cpu_addr,
460};
461
462static const struct dw_pcie_host_ops intel_pcie_dw_ops = {
463 .host_init = intel_pcie_rc_init,
464 .msi_host_init = intel_pcie_msi_init,
465};
466
467static const struct intel_pcie_soc pcie_data = {
468 .pcie_ver = 0x520A,
469 .pcie_atu_offset = 0xC0000,
470 .num_viewport = 3,
471};
472
473static int intel_pcie_probe(struct platform_device *pdev)
474{
475 const struct intel_pcie_soc *data;
476 struct device *dev = &pdev->dev;
477 struct intel_pcie_port *lpp;
478 struct pcie_port *pp;
479 struct dw_pcie *pci;
480 int ret;
481
482 lpp = devm_kzalloc(dev, sizeof(*lpp), GFP_KERNEL);
483 if (!lpp)
484 return -ENOMEM;
485
486 platform_set_drvdata(pdev, lpp);
487 pci = &lpp->pci;
488 pci->dev = dev;
489 pp = &pci->pp;
490
491 ret = intel_pcie_get_resources(pdev);
492 if (ret)
493 return ret;
494
495 ret = intel_pcie_ep_rst_init(lpp);
496 if (ret)
497 return ret;
498
499 data = device_get_match_data(dev);
500 if (!data)
501 return -ENODEV;
502
503 pci->ops = &intel_pcie_ops;
504 pci->version = data->pcie_ver;
505 pci->atu_base = pci->dbi_base + data->pcie_atu_offset;
506 pp->ops = &intel_pcie_dw_ops;
507
508 ret = dw_pcie_host_init(pp);
509 if (ret) {
510 dev_err(dev, "Cannot initialize host\n");
511 return ret;
512 }
513
514 /*
515 * Intel PCIe doesn't configure IO region, so set viewport
516 * to not perform IO region access.
517 */
518 pci->num_viewport = data->num_viewport;
519
520 return 0;
521}
522
523static const struct dev_pm_ops intel_pcie_pm_ops = {
524 SET_NOIRQ_SYSTEM_SLEEP_PM_OPS(intel_pcie_suspend_noirq,
525 intel_pcie_resume_noirq)
526};
527
528static const struct of_device_id of_intel_pcie_match[] = {
529 { .compatible = "intel,lgm-pcie", .data = &pcie_data },
530 {}
531};
532
533static struct platform_driver intel_pcie_driver = {
534 .probe = intel_pcie_probe,
535 .remove = intel_pcie_remove,
536 .driver = {
537 .name = "intel-gw-pcie",
538 .of_match_table = of_intel_pcie_match,
539 .pm = &intel_pcie_pm_ops,
540 },
541};
542builtin_platform_driver(intel_pcie_driver);
1// SPDX-License-Identifier: GPL-2.0
2/*
3 * PCIe host controller driver for Intel Gateway SoCs
4 *
5 * Copyright (c) 2019 Intel Corporation.
6 */
7
8#include <linux/bitfield.h>
9#include <linux/clk.h>
10#include <linux/gpio/consumer.h>
11#include <linux/iopoll.h>
12#include <linux/pci_regs.h>
13#include <linux/phy/phy.h>
14#include <linux/platform_device.h>
15#include <linux/reset.h>
16
17#include "../../pci.h"
18#include "pcie-designware.h"
19
20#define PORT_AFR_N_FTS_GEN12_DFT (SZ_128 - 1)
21#define PORT_AFR_N_FTS_GEN3 180
22#define PORT_AFR_N_FTS_GEN4 196
23
24/* PCIe Application logic Registers */
25#define PCIE_APP_CCR 0x10
26#define PCIE_APP_CCR_LTSSM_ENABLE BIT(0)
27
28#define PCIE_APP_MSG_CR 0x30
29#define PCIE_APP_MSG_XMT_PM_TURNOFF BIT(0)
30
31#define PCIE_APP_PMC 0x44
32#define PCIE_APP_PMC_IN_L2 BIT(20)
33
34#define PCIE_APP_IRNEN 0xF4
35#define PCIE_APP_IRNCR 0xF8
36#define PCIE_APP_IRN_AER_REPORT BIT(0)
37#define PCIE_APP_IRN_PME BIT(2)
38#define PCIE_APP_IRN_RX_VDM_MSG BIT(4)
39#define PCIE_APP_IRN_PM_TO_ACK BIT(9)
40#define PCIE_APP_IRN_LINK_AUTO_BW_STAT BIT(11)
41#define PCIE_APP_IRN_BW_MGT BIT(12)
42#define PCIE_APP_IRN_INTA BIT(13)
43#define PCIE_APP_IRN_INTB BIT(14)
44#define PCIE_APP_IRN_INTC BIT(15)
45#define PCIE_APP_IRN_INTD BIT(16)
46#define PCIE_APP_IRN_MSG_LTR BIT(18)
47#define PCIE_APP_IRN_SYS_ERR_RC BIT(29)
48#define PCIE_APP_INTX_OFST 12
49
50#define PCIE_APP_IRN_INT \
51 (PCIE_APP_IRN_AER_REPORT | PCIE_APP_IRN_PME | \
52 PCIE_APP_IRN_RX_VDM_MSG | PCIE_APP_IRN_SYS_ERR_RC | \
53 PCIE_APP_IRN_PM_TO_ACK | PCIE_APP_IRN_MSG_LTR | \
54 PCIE_APP_IRN_BW_MGT | PCIE_APP_IRN_LINK_AUTO_BW_STAT | \
55 PCIE_APP_IRN_INTA | PCIE_APP_IRN_INTB | \
56 PCIE_APP_IRN_INTC | PCIE_APP_IRN_INTD)
57
58#define BUS_IATU_OFFSET SZ_256M
59#define RESET_INTERVAL_MS 100
60
61struct intel_pcie_soc {
62 unsigned int pcie_ver;
63};
64
65struct intel_pcie_port {
66 struct dw_pcie pci;
67 void __iomem *app_base;
68 struct gpio_desc *reset_gpio;
69 u32 rst_intrvl;
70 struct clk *core_clk;
71 struct reset_control *core_rst;
72 struct phy *phy;
73};
74
75static void pcie_update_bits(void __iomem *base, u32 ofs, u32 mask, u32 val)
76{
77 u32 old;
78
79 old = readl(base + ofs);
80 val = (old & ~mask) | (val & mask);
81
82 if (val != old)
83 writel(val, base + ofs);
84}
85
86static inline void pcie_app_wr(struct intel_pcie_port *lpp, u32 ofs, u32 val)
87{
88 writel(val, lpp->app_base + ofs);
89}
90
91static void pcie_app_wr_mask(struct intel_pcie_port *lpp, u32 ofs,
92 u32 mask, u32 val)
93{
94 pcie_update_bits(lpp->app_base, ofs, mask, val);
95}
96
97static inline u32 pcie_rc_cfg_rd(struct intel_pcie_port *lpp, u32 ofs)
98{
99 return dw_pcie_readl_dbi(&lpp->pci, ofs);
100}
101
102static inline void pcie_rc_cfg_wr(struct intel_pcie_port *lpp, u32 ofs, u32 val)
103{
104 dw_pcie_writel_dbi(&lpp->pci, ofs, val);
105}
106
107static void pcie_rc_cfg_wr_mask(struct intel_pcie_port *lpp, u32 ofs,
108 u32 mask, u32 val)
109{
110 pcie_update_bits(lpp->pci.dbi_base, ofs, mask, val);
111}
112
113static void intel_pcie_ltssm_enable(struct intel_pcie_port *lpp)
114{
115 pcie_app_wr_mask(lpp, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE,
116 PCIE_APP_CCR_LTSSM_ENABLE);
117}
118
119static void intel_pcie_ltssm_disable(struct intel_pcie_port *lpp)
120{
121 pcie_app_wr_mask(lpp, PCIE_APP_CCR, PCIE_APP_CCR_LTSSM_ENABLE, 0);
122}
123
124static void intel_pcie_link_setup(struct intel_pcie_port *lpp)
125{
126 u32 val;
127 u8 offset = dw_pcie_find_capability(&lpp->pci, PCI_CAP_ID_EXP);
128
129 val = pcie_rc_cfg_rd(lpp, offset + PCI_EXP_LNKCTL);
130
131 val &= ~(PCI_EXP_LNKCTL_LD | PCI_EXP_LNKCTL_ASPMC);
132 pcie_rc_cfg_wr(lpp, offset + PCI_EXP_LNKCTL, val);
133}
134
135static void intel_pcie_init_n_fts(struct dw_pcie *pci)
136{
137 switch (pci->link_gen) {
138 case 3:
139 pci->n_fts[1] = PORT_AFR_N_FTS_GEN3;
140 break;
141 case 4:
142 pci->n_fts[1] = PORT_AFR_N_FTS_GEN4;
143 break;
144 default:
145 pci->n_fts[1] = PORT_AFR_N_FTS_GEN12_DFT;
146 break;
147 }
148 pci->n_fts[0] = PORT_AFR_N_FTS_GEN12_DFT;
149}
150
151static int intel_pcie_ep_rst_init(struct intel_pcie_port *lpp)
152{
153 struct device *dev = lpp->pci.dev;
154 int ret;
155
156 lpp->reset_gpio = devm_gpiod_get(dev, "reset", GPIOD_OUT_LOW);
157 if (IS_ERR(lpp->reset_gpio)) {
158 ret = PTR_ERR(lpp->reset_gpio);
159 if (ret != -EPROBE_DEFER)
160 dev_err(dev, "Failed to request PCIe GPIO: %d\n", ret);
161 return ret;
162 }
163
164 /* Make initial reset last for 100us */
165 usleep_range(100, 200);
166
167 return 0;
168}
169
170static void intel_pcie_core_rst_assert(struct intel_pcie_port *lpp)
171{
172 reset_control_assert(lpp->core_rst);
173}
174
175static void intel_pcie_core_rst_deassert(struct intel_pcie_port *lpp)
176{
177 /*
178 * One micro-second delay to make sure the reset pulse
179 * wide enough so that core reset is clean.
180 */
181 udelay(1);
182 reset_control_deassert(lpp->core_rst);
183
184 /*
185 * Some SoC core reset also reset PHY, more delay needed
186 * to make sure the reset process is done.
187 */
188 usleep_range(1000, 2000);
189}
190
191static void intel_pcie_device_rst_assert(struct intel_pcie_port *lpp)
192{
193 gpiod_set_value_cansleep(lpp->reset_gpio, 1);
194}
195
196static void intel_pcie_device_rst_deassert(struct intel_pcie_port *lpp)
197{
198 msleep(lpp->rst_intrvl);
199 gpiod_set_value_cansleep(lpp->reset_gpio, 0);
200}
201
202static void intel_pcie_core_irq_disable(struct intel_pcie_port *lpp)
203{
204 pcie_app_wr(lpp, PCIE_APP_IRNEN, 0);
205 pcie_app_wr(lpp, PCIE_APP_IRNCR, PCIE_APP_IRN_INT);
206}
207
208static int intel_pcie_get_resources(struct platform_device *pdev)
209{
210 struct intel_pcie_port *lpp = platform_get_drvdata(pdev);
211 struct dw_pcie *pci = &lpp->pci;
212 struct device *dev = pci->dev;
213 int ret;
214
215 lpp->core_clk = devm_clk_get(dev, NULL);
216 if (IS_ERR(lpp->core_clk)) {
217 ret = PTR_ERR(lpp->core_clk);
218 if (ret != -EPROBE_DEFER)
219 dev_err(dev, "Failed to get clks: %d\n", ret);
220 return ret;
221 }
222
223 lpp->core_rst = devm_reset_control_get(dev, NULL);
224 if (IS_ERR(lpp->core_rst)) {
225 ret = PTR_ERR(lpp->core_rst);
226 if (ret != -EPROBE_DEFER)
227 dev_err(dev, "Failed to get resets: %d\n", ret);
228 return ret;
229 }
230
231 ret = device_property_read_u32(dev, "reset-assert-ms",
232 &lpp->rst_intrvl);
233 if (ret)
234 lpp->rst_intrvl = RESET_INTERVAL_MS;
235
236 lpp->app_base = devm_platform_ioremap_resource_byname(pdev, "app");
237 if (IS_ERR(lpp->app_base))
238 return PTR_ERR(lpp->app_base);
239
240 lpp->phy = devm_phy_get(dev, "pcie");
241 if (IS_ERR(lpp->phy)) {
242 ret = PTR_ERR(lpp->phy);
243 if (ret != -EPROBE_DEFER)
244 dev_err(dev, "Couldn't get pcie-phy: %d\n", ret);
245 return ret;
246 }
247
248 return 0;
249}
250
251static int intel_pcie_wait_l2(struct intel_pcie_port *lpp)
252{
253 u32 value;
254 int ret;
255 struct dw_pcie *pci = &lpp->pci;
256
257 if (pci->link_gen < 3)
258 return 0;
259
260 /* Send PME_TURN_OFF message */
261 pcie_app_wr_mask(lpp, PCIE_APP_MSG_CR, PCIE_APP_MSG_XMT_PM_TURNOFF,
262 PCIE_APP_MSG_XMT_PM_TURNOFF);
263
264 /* Read PMC status and wait for falling into L2 link state */
265 ret = readl_poll_timeout(lpp->app_base + PCIE_APP_PMC, value,
266 value & PCIE_APP_PMC_IN_L2, 20,
267 jiffies_to_usecs(5 * HZ));
268 if (ret)
269 dev_err(lpp->pci.dev, "PCIe link enter L2 timeout!\n");
270
271 return ret;
272}
273
274static void intel_pcie_turn_off(struct intel_pcie_port *lpp)
275{
276 if (dw_pcie_link_up(&lpp->pci))
277 intel_pcie_wait_l2(lpp);
278
279 /* Put endpoint device in reset state */
280 intel_pcie_device_rst_assert(lpp);
281 pcie_rc_cfg_wr_mask(lpp, PCI_COMMAND, PCI_COMMAND_MEMORY, 0);
282}
283
284static int intel_pcie_host_setup(struct intel_pcie_port *lpp)
285{
286 int ret;
287 struct dw_pcie *pci = &lpp->pci;
288
289 intel_pcie_core_rst_assert(lpp);
290 intel_pcie_device_rst_assert(lpp);
291
292 ret = phy_init(lpp->phy);
293 if (ret)
294 return ret;
295
296 intel_pcie_core_rst_deassert(lpp);
297
298 ret = clk_prepare_enable(lpp->core_clk);
299 if (ret) {
300 dev_err(lpp->pci.dev, "Core clock enable failed: %d\n", ret);
301 goto clk_err;
302 }
303
304 pci->atu_base = pci->dbi_base + 0xC0000;
305
306 intel_pcie_ltssm_disable(lpp);
307 intel_pcie_link_setup(lpp);
308 intel_pcie_init_n_fts(pci);
309 dw_pcie_setup_rc(&pci->pp);
310 dw_pcie_upconfig_setup(pci);
311
312 intel_pcie_device_rst_deassert(lpp);
313 intel_pcie_ltssm_enable(lpp);
314
315 ret = dw_pcie_wait_for_link(pci);
316 if (ret)
317 goto app_init_err;
318
319 /* Enable integrated interrupts */
320 pcie_app_wr_mask(lpp, PCIE_APP_IRNEN, PCIE_APP_IRN_INT,
321 PCIE_APP_IRN_INT);
322
323 return 0;
324
325app_init_err:
326 clk_disable_unprepare(lpp->core_clk);
327clk_err:
328 intel_pcie_core_rst_assert(lpp);
329 phy_exit(lpp->phy);
330
331 return ret;
332}
333
334static void __intel_pcie_remove(struct intel_pcie_port *lpp)
335{
336 intel_pcie_core_irq_disable(lpp);
337 intel_pcie_turn_off(lpp);
338 clk_disable_unprepare(lpp->core_clk);
339 intel_pcie_core_rst_assert(lpp);
340 phy_exit(lpp->phy);
341}
342
343static int intel_pcie_remove(struct platform_device *pdev)
344{
345 struct intel_pcie_port *lpp = platform_get_drvdata(pdev);
346 struct pcie_port *pp = &lpp->pci.pp;
347
348 dw_pcie_host_deinit(pp);
349 __intel_pcie_remove(lpp);
350
351 return 0;
352}
353
354static int __maybe_unused intel_pcie_suspend_noirq(struct device *dev)
355{
356 struct intel_pcie_port *lpp = dev_get_drvdata(dev);
357 int ret;
358
359 intel_pcie_core_irq_disable(lpp);
360 ret = intel_pcie_wait_l2(lpp);
361 if (ret)
362 return ret;
363
364 phy_exit(lpp->phy);
365 clk_disable_unprepare(lpp->core_clk);
366 return ret;
367}
368
369static int __maybe_unused intel_pcie_resume_noirq(struct device *dev)
370{
371 struct intel_pcie_port *lpp = dev_get_drvdata(dev);
372
373 return intel_pcie_host_setup(lpp);
374}
375
376static int intel_pcie_rc_init(struct pcie_port *pp)
377{
378 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
379 struct intel_pcie_port *lpp = dev_get_drvdata(pci->dev);
380
381 return intel_pcie_host_setup(lpp);
382}
383
384static u64 intel_pcie_cpu_addr(struct dw_pcie *pcie, u64 cpu_addr)
385{
386 return cpu_addr + BUS_IATU_OFFSET;
387}
388
389static const struct dw_pcie_ops intel_pcie_ops = {
390 .cpu_addr_fixup = intel_pcie_cpu_addr,
391};
392
393static const struct dw_pcie_host_ops intel_pcie_dw_ops = {
394 .host_init = intel_pcie_rc_init,
395};
396
397static const struct intel_pcie_soc pcie_data = {
398 .pcie_ver = 0x520A,
399};
400
401static int intel_pcie_probe(struct platform_device *pdev)
402{
403 const struct intel_pcie_soc *data;
404 struct device *dev = &pdev->dev;
405 struct intel_pcie_port *lpp;
406 struct pcie_port *pp;
407 struct dw_pcie *pci;
408 int ret;
409
410 lpp = devm_kzalloc(dev, sizeof(*lpp), GFP_KERNEL);
411 if (!lpp)
412 return -ENOMEM;
413
414 platform_set_drvdata(pdev, lpp);
415 pci = &lpp->pci;
416 pci->dev = dev;
417 pp = &pci->pp;
418
419 ret = intel_pcie_get_resources(pdev);
420 if (ret)
421 return ret;
422
423 ret = intel_pcie_ep_rst_init(lpp);
424 if (ret)
425 return ret;
426
427 data = device_get_match_data(dev);
428 if (!data)
429 return -ENODEV;
430
431 pci->ops = &intel_pcie_ops;
432 pci->version = data->pcie_ver;
433 pp->ops = &intel_pcie_dw_ops;
434
435 ret = dw_pcie_host_init(pp);
436 if (ret) {
437 dev_err(dev, "Cannot initialize host\n");
438 return ret;
439 }
440
441 return 0;
442}
443
444static const struct dev_pm_ops intel_pcie_pm_ops = {
445 SET_NOIRQ_SYSTEM_SLEEP_PM_OPS(intel_pcie_suspend_noirq,
446 intel_pcie_resume_noirq)
447};
448
449static const struct of_device_id of_intel_pcie_match[] = {
450 { .compatible = "intel,lgm-pcie", .data = &pcie_data },
451 {}
452};
453
454static struct platform_driver intel_pcie_driver = {
455 .probe = intel_pcie_probe,
456 .remove = intel_pcie_remove,
457 .driver = {
458 .name = "intel-gw-pcie",
459 .of_match_table = of_intel_pcie_match,
460 .pm = &intel_pcie_pm_ops,
461 },
462};
463builtin_platform_driver(intel_pcie_driver);