Loading...
1// SPDX-License-Identifier: GPL-2.0
2/*
3 * PCIe host controller driver for Samsung Exynos SoCs
4 *
5 * Copyright (C) 2013 Samsung Electronics Co., Ltd.
6 * https://www.samsung.com
7 *
8 * Author: Jingoo Han <jg1.han@samsung.com>
9 */
10
11#include <linux/clk.h>
12#include <linux/delay.h>
13#include <linux/gpio.h>
14#include <linux/interrupt.h>
15#include <linux/kernel.h>
16#include <linux/init.h>
17#include <linux/of_device.h>
18#include <linux/of_gpio.h>
19#include <linux/pci.h>
20#include <linux/platform_device.h>
21#include <linux/phy/phy.h>
22#include <linux/resource.h>
23#include <linux/signal.h>
24#include <linux/types.h>
25
26#include "pcie-designware.h"
27
28#define to_exynos_pcie(x) dev_get_drvdata((x)->dev)
29
30/* PCIe ELBI registers */
31#define PCIE_IRQ_PULSE 0x000
32#define IRQ_INTA_ASSERT BIT(0)
33#define IRQ_INTB_ASSERT BIT(2)
34#define IRQ_INTC_ASSERT BIT(4)
35#define IRQ_INTD_ASSERT BIT(6)
36#define PCIE_IRQ_LEVEL 0x004
37#define PCIE_IRQ_SPECIAL 0x008
38#define PCIE_IRQ_EN_PULSE 0x00c
39#define PCIE_IRQ_EN_LEVEL 0x010
40#define IRQ_MSI_ENABLE BIT(2)
41#define PCIE_IRQ_EN_SPECIAL 0x014
42#define PCIE_PWR_RESET 0x018
43#define PCIE_CORE_RESET 0x01c
44#define PCIE_CORE_RESET_ENABLE BIT(0)
45#define PCIE_STICKY_RESET 0x020
46#define PCIE_NONSTICKY_RESET 0x024
47#define PCIE_APP_INIT_RESET 0x028
48#define PCIE_APP_LTSSM_ENABLE 0x02c
49#define PCIE_ELBI_RDLH_LINKUP 0x064
50#define PCIE_ELBI_LTSSM_ENABLE 0x1
51#define PCIE_ELBI_SLV_AWMISC 0x11c
52#define PCIE_ELBI_SLV_ARMISC 0x120
53#define PCIE_ELBI_SLV_DBI_ENABLE BIT(21)
54
55struct exynos_pcie_mem_res {
56 void __iomem *elbi_base; /* DT 0th resource: PCIe CTRL */
57};
58
59struct exynos_pcie_clk_res {
60 struct clk *clk;
61 struct clk *bus_clk;
62};
63
64struct exynos_pcie {
65 struct dw_pcie *pci;
66 struct exynos_pcie_mem_res *mem_res;
67 struct exynos_pcie_clk_res *clk_res;
68 const struct exynos_pcie_ops *ops;
69 int reset_gpio;
70
71 struct phy *phy;
72};
73
74struct exynos_pcie_ops {
75 int (*get_mem_resources)(struct platform_device *pdev,
76 struct exynos_pcie *ep);
77 int (*get_clk_resources)(struct exynos_pcie *ep);
78 int (*init_clk_resources)(struct exynos_pcie *ep);
79 void (*deinit_clk_resources)(struct exynos_pcie *ep);
80};
81
82static int exynos5440_pcie_get_mem_resources(struct platform_device *pdev,
83 struct exynos_pcie *ep)
84{
85 struct dw_pcie *pci = ep->pci;
86 struct device *dev = pci->dev;
87
88 ep->mem_res = devm_kzalloc(dev, sizeof(*ep->mem_res), GFP_KERNEL);
89 if (!ep->mem_res)
90 return -ENOMEM;
91
92 ep->mem_res->elbi_base = devm_platform_ioremap_resource(pdev, 0);
93 if (IS_ERR(ep->mem_res->elbi_base))
94 return PTR_ERR(ep->mem_res->elbi_base);
95
96 return 0;
97}
98
99static int exynos5440_pcie_get_clk_resources(struct exynos_pcie *ep)
100{
101 struct dw_pcie *pci = ep->pci;
102 struct device *dev = pci->dev;
103
104 ep->clk_res = devm_kzalloc(dev, sizeof(*ep->clk_res), GFP_KERNEL);
105 if (!ep->clk_res)
106 return -ENOMEM;
107
108 ep->clk_res->clk = devm_clk_get(dev, "pcie");
109 if (IS_ERR(ep->clk_res->clk)) {
110 dev_err(dev, "Failed to get pcie rc clock\n");
111 return PTR_ERR(ep->clk_res->clk);
112 }
113
114 ep->clk_res->bus_clk = devm_clk_get(dev, "pcie_bus");
115 if (IS_ERR(ep->clk_res->bus_clk)) {
116 dev_err(dev, "Failed to get pcie bus clock\n");
117 return PTR_ERR(ep->clk_res->bus_clk);
118 }
119
120 return 0;
121}
122
123static int exynos5440_pcie_init_clk_resources(struct exynos_pcie *ep)
124{
125 struct dw_pcie *pci = ep->pci;
126 struct device *dev = pci->dev;
127 int ret;
128
129 ret = clk_prepare_enable(ep->clk_res->clk);
130 if (ret) {
131 dev_err(dev, "cannot enable pcie rc clock");
132 return ret;
133 }
134
135 ret = clk_prepare_enable(ep->clk_res->bus_clk);
136 if (ret) {
137 dev_err(dev, "cannot enable pcie bus clock");
138 goto err_bus_clk;
139 }
140
141 return 0;
142
143err_bus_clk:
144 clk_disable_unprepare(ep->clk_res->clk);
145
146 return ret;
147}
148
149static void exynos5440_pcie_deinit_clk_resources(struct exynos_pcie *ep)
150{
151 clk_disable_unprepare(ep->clk_res->bus_clk);
152 clk_disable_unprepare(ep->clk_res->clk);
153}
154
155static const struct exynos_pcie_ops exynos5440_pcie_ops = {
156 .get_mem_resources = exynos5440_pcie_get_mem_resources,
157 .get_clk_resources = exynos5440_pcie_get_clk_resources,
158 .init_clk_resources = exynos5440_pcie_init_clk_resources,
159 .deinit_clk_resources = exynos5440_pcie_deinit_clk_resources,
160};
161
162static void exynos_pcie_writel(void __iomem *base, u32 val, u32 reg)
163{
164 writel(val, base + reg);
165}
166
167static u32 exynos_pcie_readl(void __iomem *base, u32 reg)
168{
169 return readl(base + reg);
170}
171
172static void exynos_pcie_sideband_dbi_w_mode(struct exynos_pcie *ep, bool on)
173{
174 u32 val;
175
176 val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_ELBI_SLV_AWMISC);
177 if (on)
178 val |= PCIE_ELBI_SLV_DBI_ENABLE;
179 else
180 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
181 exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_ELBI_SLV_AWMISC);
182}
183
184static void exynos_pcie_sideband_dbi_r_mode(struct exynos_pcie *ep, bool on)
185{
186 u32 val;
187
188 val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_ELBI_SLV_ARMISC);
189 if (on)
190 val |= PCIE_ELBI_SLV_DBI_ENABLE;
191 else
192 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
193 exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_ELBI_SLV_ARMISC);
194}
195
196static void exynos_pcie_assert_core_reset(struct exynos_pcie *ep)
197{
198 u32 val;
199
200 val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_CORE_RESET);
201 val &= ~PCIE_CORE_RESET_ENABLE;
202 exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_CORE_RESET);
203 exynos_pcie_writel(ep->mem_res->elbi_base, 0, PCIE_PWR_RESET);
204 exynos_pcie_writel(ep->mem_res->elbi_base, 0, PCIE_STICKY_RESET);
205 exynos_pcie_writel(ep->mem_res->elbi_base, 0, PCIE_NONSTICKY_RESET);
206}
207
208static void exynos_pcie_deassert_core_reset(struct exynos_pcie *ep)
209{
210 u32 val;
211
212 val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_CORE_RESET);
213 val |= PCIE_CORE_RESET_ENABLE;
214
215 exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_CORE_RESET);
216 exynos_pcie_writel(ep->mem_res->elbi_base, 1, PCIE_STICKY_RESET);
217 exynos_pcie_writel(ep->mem_res->elbi_base, 1, PCIE_NONSTICKY_RESET);
218 exynos_pcie_writel(ep->mem_res->elbi_base, 1, PCIE_APP_INIT_RESET);
219 exynos_pcie_writel(ep->mem_res->elbi_base, 0, PCIE_APP_INIT_RESET);
220}
221
222static void exynos_pcie_assert_reset(struct exynos_pcie *ep)
223{
224 struct dw_pcie *pci = ep->pci;
225 struct device *dev = pci->dev;
226
227 if (ep->reset_gpio >= 0)
228 devm_gpio_request_one(dev, ep->reset_gpio,
229 GPIOF_OUT_INIT_HIGH, "RESET");
230}
231
232static int exynos_pcie_establish_link(struct exynos_pcie *ep)
233{
234 struct dw_pcie *pci = ep->pci;
235 struct pcie_port *pp = &pci->pp;
236 struct device *dev = pci->dev;
237
238 if (dw_pcie_link_up(pci)) {
239 dev_err(dev, "Link already up\n");
240 return 0;
241 }
242
243 exynos_pcie_assert_core_reset(ep);
244
245 phy_reset(ep->phy);
246
247 exynos_pcie_writel(ep->mem_res->elbi_base, 1,
248 PCIE_PWR_RESET);
249
250 phy_power_on(ep->phy);
251 phy_init(ep->phy);
252
253 exynos_pcie_deassert_core_reset(ep);
254 dw_pcie_setup_rc(pp);
255 exynos_pcie_assert_reset(ep);
256
257 /* assert LTSSM enable */
258 exynos_pcie_writel(ep->mem_res->elbi_base, PCIE_ELBI_LTSSM_ENABLE,
259 PCIE_APP_LTSSM_ENABLE);
260
261 /* check if the link is up or not */
262 if (!dw_pcie_wait_for_link(pci))
263 return 0;
264
265 phy_power_off(ep->phy);
266 return -ETIMEDOUT;
267}
268
269static void exynos_pcie_clear_irq_pulse(struct exynos_pcie *ep)
270{
271 u32 val;
272
273 val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_IRQ_PULSE);
274 exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_IRQ_PULSE);
275}
276
277static void exynos_pcie_enable_irq_pulse(struct exynos_pcie *ep)
278{
279 u32 val;
280
281 /* enable INTX interrupt */
282 val = IRQ_INTA_ASSERT | IRQ_INTB_ASSERT |
283 IRQ_INTC_ASSERT | IRQ_INTD_ASSERT;
284 exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_IRQ_EN_PULSE);
285}
286
287static irqreturn_t exynos_pcie_irq_handler(int irq, void *arg)
288{
289 struct exynos_pcie *ep = arg;
290
291 exynos_pcie_clear_irq_pulse(ep);
292 return IRQ_HANDLED;
293}
294
295static void exynos_pcie_msi_init(struct exynos_pcie *ep)
296{
297 struct dw_pcie *pci = ep->pci;
298 struct pcie_port *pp = &pci->pp;
299 u32 val;
300
301 dw_pcie_msi_init(pp);
302
303 /* enable MSI interrupt */
304 val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_IRQ_EN_LEVEL);
305 val |= IRQ_MSI_ENABLE;
306 exynos_pcie_writel(ep->mem_res->elbi_base, val, PCIE_IRQ_EN_LEVEL);
307}
308
309static void exynos_pcie_enable_interrupts(struct exynos_pcie *ep)
310{
311 exynos_pcie_enable_irq_pulse(ep);
312
313 if (IS_ENABLED(CONFIG_PCI_MSI))
314 exynos_pcie_msi_init(ep);
315}
316
317static u32 exynos_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base,
318 u32 reg, size_t size)
319{
320 struct exynos_pcie *ep = to_exynos_pcie(pci);
321 u32 val;
322
323 exynos_pcie_sideband_dbi_r_mode(ep, true);
324 dw_pcie_read(base + reg, size, &val);
325 exynos_pcie_sideband_dbi_r_mode(ep, false);
326 return val;
327}
328
329static void exynos_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base,
330 u32 reg, size_t size, u32 val)
331{
332 struct exynos_pcie *ep = to_exynos_pcie(pci);
333
334 exynos_pcie_sideband_dbi_w_mode(ep, true);
335 dw_pcie_write(base + reg, size, val);
336 exynos_pcie_sideband_dbi_w_mode(ep, false);
337}
338
339static int exynos_pcie_rd_own_conf(struct pcie_port *pp, int where, int size,
340 u32 *val)
341{
342 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
343 struct exynos_pcie *ep = to_exynos_pcie(pci);
344 int ret;
345
346 exynos_pcie_sideband_dbi_r_mode(ep, true);
347 ret = dw_pcie_read(pci->dbi_base + where, size, val);
348 exynos_pcie_sideband_dbi_r_mode(ep, false);
349 return ret;
350}
351
352static int exynos_pcie_wr_own_conf(struct pcie_port *pp, int where, int size,
353 u32 val)
354{
355 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
356 struct exynos_pcie *ep = to_exynos_pcie(pci);
357 int ret;
358
359 exynos_pcie_sideband_dbi_w_mode(ep, true);
360 ret = dw_pcie_write(pci->dbi_base + where, size, val);
361 exynos_pcie_sideband_dbi_w_mode(ep, false);
362 return ret;
363}
364
365static int exynos_pcie_link_up(struct dw_pcie *pci)
366{
367 struct exynos_pcie *ep = to_exynos_pcie(pci);
368 u32 val;
369
370 val = exynos_pcie_readl(ep->mem_res->elbi_base, PCIE_ELBI_RDLH_LINKUP);
371 if (val == PCIE_ELBI_LTSSM_ENABLE)
372 return 1;
373
374 return 0;
375}
376
377static int exynos_pcie_host_init(struct pcie_port *pp)
378{
379 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
380 struct exynos_pcie *ep = to_exynos_pcie(pci);
381
382 exynos_pcie_establish_link(ep);
383 exynos_pcie_enable_interrupts(ep);
384
385 return 0;
386}
387
388static const struct dw_pcie_host_ops exynos_pcie_host_ops = {
389 .rd_own_conf = exynos_pcie_rd_own_conf,
390 .wr_own_conf = exynos_pcie_wr_own_conf,
391 .host_init = exynos_pcie_host_init,
392};
393
394static int __init exynos_add_pcie_port(struct exynos_pcie *ep,
395 struct platform_device *pdev)
396{
397 struct dw_pcie *pci = ep->pci;
398 struct pcie_port *pp = &pci->pp;
399 struct device *dev = &pdev->dev;
400 int ret;
401
402 pp->irq = platform_get_irq(pdev, 1);
403 if (pp->irq < 0)
404 return pp->irq;
405
406 ret = devm_request_irq(dev, pp->irq, exynos_pcie_irq_handler,
407 IRQF_SHARED, "exynos-pcie", ep);
408 if (ret) {
409 dev_err(dev, "failed to request irq\n");
410 return ret;
411 }
412
413 if (IS_ENABLED(CONFIG_PCI_MSI)) {
414 pp->msi_irq = platform_get_irq(pdev, 0);
415 if (pp->msi_irq < 0)
416 return pp->msi_irq;
417 }
418
419 pp->ops = &exynos_pcie_host_ops;
420
421 ret = dw_pcie_host_init(pp);
422 if (ret) {
423 dev_err(dev, "failed to initialize host\n");
424 return ret;
425 }
426
427 return 0;
428}
429
430static const struct dw_pcie_ops dw_pcie_ops = {
431 .read_dbi = exynos_pcie_read_dbi,
432 .write_dbi = exynos_pcie_write_dbi,
433 .link_up = exynos_pcie_link_up,
434};
435
436static int __init exynos_pcie_probe(struct platform_device *pdev)
437{
438 struct device *dev = &pdev->dev;
439 struct dw_pcie *pci;
440 struct exynos_pcie *ep;
441 struct device_node *np = dev->of_node;
442 int ret;
443
444 ep = devm_kzalloc(dev, sizeof(*ep), GFP_KERNEL);
445 if (!ep)
446 return -ENOMEM;
447
448 pci = devm_kzalloc(dev, sizeof(*pci), GFP_KERNEL);
449 if (!pci)
450 return -ENOMEM;
451
452 pci->dev = dev;
453 pci->ops = &dw_pcie_ops;
454
455 ep->pci = pci;
456 ep->ops = (const struct exynos_pcie_ops *)
457 of_device_get_match_data(dev);
458
459 ep->reset_gpio = of_get_named_gpio(np, "reset-gpio", 0);
460
461 ep->phy = devm_of_phy_get(dev, np, NULL);
462 if (IS_ERR(ep->phy)) {
463 if (PTR_ERR(ep->phy) != -ENODEV)
464 return PTR_ERR(ep->phy);
465
466 ep->phy = NULL;
467 }
468
469 if (ep->ops && ep->ops->get_mem_resources) {
470 ret = ep->ops->get_mem_resources(pdev, ep);
471 if (ret)
472 return ret;
473 }
474
475 if (ep->ops && ep->ops->get_clk_resources &&
476 ep->ops->init_clk_resources) {
477 ret = ep->ops->get_clk_resources(ep);
478 if (ret)
479 return ret;
480 ret = ep->ops->init_clk_resources(ep);
481 if (ret)
482 return ret;
483 }
484
485 platform_set_drvdata(pdev, ep);
486
487 ret = exynos_add_pcie_port(ep, pdev);
488 if (ret < 0)
489 goto fail_probe;
490
491 return 0;
492
493fail_probe:
494 phy_exit(ep->phy);
495
496 if (ep->ops && ep->ops->deinit_clk_resources)
497 ep->ops->deinit_clk_resources(ep);
498 return ret;
499}
500
501static int __exit exynos_pcie_remove(struct platform_device *pdev)
502{
503 struct exynos_pcie *ep = platform_get_drvdata(pdev);
504
505 if (ep->ops && ep->ops->deinit_clk_resources)
506 ep->ops->deinit_clk_resources(ep);
507
508 return 0;
509}
510
511static const struct of_device_id exynos_pcie_of_match[] = {
512 {
513 .compatible = "samsung,exynos5440-pcie",
514 .data = &exynos5440_pcie_ops
515 },
516 {},
517};
518
519static struct platform_driver exynos_pcie_driver = {
520 .remove = __exit_p(exynos_pcie_remove),
521 .driver = {
522 .name = "exynos-pcie",
523 .of_match_table = exynos_pcie_of_match,
524 },
525};
526
527/* Exynos PCIe driver does not allow module unload */
528
529static int __init exynos_pcie_init(void)
530{
531 return platform_driver_probe(&exynos_pcie_driver, exynos_pcie_probe);
532}
533subsys_initcall(exynos_pcie_init);
1// SPDX-License-Identifier: GPL-2.0
2/*
3 * PCIe host controller driver for Samsung Exynos SoCs
4 *
5 * Copyright (C) 2013-2020 Samsung Electronics Co., Ltd.
6 * https://www.samsung.com
7 *
8 * Author: Jingoo Han <jg1.han@samsung.com>
9 * Jaehoon Chung <jh80.chung@samsung.com>
10 */
11
12#include <linux/clk.h>
13#include <linux/delay.h>
14#include <linux/interrupt.h>
15#include <linux/kernel.h>
16#include <linux/init.h>
17#include <linux/of_device.h>
18#include <linux/pci.h>
19#include <linux/platform_device.h>
20#include <linux/phy/phy.h>
21#include <linux/regulator/consumer.h>
22
23#include "pcie-designware.h"
24
25#define to_exynos_pcie(x) dev_get_drvdata((x)->dev)
26
27/* PCIe ELBI registers */
28#define PCIE_IRQ_PULSE 0x000
29#define IRQ_INTA_ASSERT BIT(0)
30#define IRQ_INTB_ASSERT BIT(2)
31#define IRQ_INTC_ASSERT BIT(4)
32#define IRQ_INTD_ASSERT BIT(6)
33#define PCIE_IRQ_LEVEL 0x004
34#define PCIE_IRQ_SPECIAL 0x008
35#define PCIE_IRQ_EN_PULSE 0x00c
36#define PCIE_IRQ_EN_LEVEL 0x010
37#define PCIE_IRQ_EN_SPECIAL 0x014
38#define PCIE_SW_WAKE 0x018
39#define PCIE_BUS_EN BIT(1)
40#define PCIE_CORE_RESET 0x01c
41#define PCIE_CORE_RESET_ENABLE BIT(0)
42#define PCIE_STICKY_RESET 0x020
43#define PCIE_NONSTICKY_RESET 0x024
44#define PCIE_APP_INIT_RESET 0x028
45#define PCIE_APP_LTSSM_ENABLE 0x02c
46#define PCIE_ELBI_RDLH_LINKUP 0x074
47#define PCIE_ELBI_XMLH_LINKUP BIT(4)
48#define PCIE_ELBI_LTSSM_ENABLE 0x1
49#define PCIE_ELBI_SLV_AWMISC 0x11c
50#define PCIE_ELBI_SLV_ARMISC 0x120
51#define PCIE_ELBI_SLV_DBI_ENABLE BIT(21)
52
53struct exynos_pcie {
54 struct dw_pcie pci;
55 void __iomem *elbi_base;
56 struct clk *clk;
57 struct clk *bus_clk;
58 struct phy *phy;
59 struct regulator_bulk_data supplies[2];
60};
61
62static int exynos_pcie_init_clk_resources(struct exynos_pcie *ep)
63{
64 struct device *dev = ep->pci.dev;
65 int ret;
66
67 ret = clk_prepare_enable(ep->clk);
68 if (ret) {
69 dev_err(dev, "cannot enable pcie rc clock");
70 return ret;
71 }
72
73 ret = clk_prepare_enable(ep->bus_clk);
74 if (ret) {
75 dev_err(dev, "cannot enable pcie bus clock");
76 goto err_bus_clk;
77 }
78
79 return 0;
80
81err_bus_clk:
82 clk_disable_unprepare(ep->clk);
83
84 return ret;
85}
86
87static void exynos_pcie_deinit_clk_resources(struct exynos_pcie *ep)
88{
89 clk_disable_unprepare(ep->bus_clk);
90 clk_disable_unprepare(ep->clk);
91}
92
93static void exynos_pcie_writel(void __iomem *base, u32 val, u32 reg)
94{
95 writel(val, base + reg);
96}
97
98static u32 exynos_pcie_readl(void __iomem *base, u32 reg)
99{
100 return readl(base + reg);
101}
102
103static void exynos_pcie_sideband_dbi_w_mode(struct exynos_pcie *ep, bool on)
104{
105 u32 val;
106
107 val = exynos_pcie_readl(ep->elbi_base, PCIE_ELBI_SLV_AWMISC);
108 if (on)
109 val |= PCIE_ELBI_SLV_DBI_ENABLE;
110 else
111 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
112 exynos_pcie_writel(ep->elbi_base, val, PCIE_ELBI_SLV_AWMISC);
113}
114
115static void exynos_pcie_sideband_dbi_r_mode(struct exynos_pcie *ep, bool on)
116{
117 u32 val;
118
119 val = exynos_pcie_readl(ep->elbi_base, PCIE_ELBI_SLV_ARMISC);
120 if (on)
121 val |= PCIE_ELBI_SLV_DBI_ENABLE;
122 else
123 val &= ~PCIE_ELBI_SLV_DBI_ENABLE;
124 exynos_pcie_writel(ep->elbi_base, val, PCIE_ELBI_SLV_ARMISC);
125}
126
127static void exynos_pcie_assert_core_reset(struct exynos_pcie *ep)
128{
129 u32 val;
130
131 val = exynos_pcie_readl(ep->elbi_base, PCIE_CORE_RESET);
132 val &= ~PCIE_CORE_RESET_ENABLE;
133 exynos_pcie_writel(ep->elbi_base, val, PCIE_CORE_RESET);
134 exynos_pcie_writel(ep->elbi_base, 0, PCIE_STICKY_RESET);
135 exynos_pcie_writel(ep->elbi_base, 0, PCIE_NONSTICKY_RESET);
136}
137
138static void exynos_pcie_deassert_core_reset(struct exynos_pcie *ep)
139{
140 u32 val;
141
142 val = exynos_pcie_readl(ep->elbi_base, PCIE_CORE_RESET);
143 val |= PCIE_CORE_RESET_ENABLE;
144
145 exynos_pcie_writel(ep->elbi_base, val, PCIE_CORE_RESET);
146 exynos_pcie_writel(ep->elbi_base, 1, PCIE_STICKY_RESET);
147 exynos_pcie_writel(ep->elbi_base, 1, PCIE_NONSTICKY_RESET);
148 exynos_pcie_writel(ep->elbi_base, 1, PCIE_APP_INIT_RESET);
149 exynos_pcie_writel(ep->elbi_base, 0, PCIE_APP_INIT_RESET);
150}
151
152static int exynos_pcie_start_link(struct dw_pcie *pci)
153{
154 struct exynos_pcie *ep = to_exynos_pcie(pci);
155 u32 val;
156
157 val = exynos_pcie_readl(ep->elbi_base, PCIE_SW_WAKE);
158 val &= ~PCIE_BUS_EN;
159 exynos_pcie_writel(ep->elbi_base, val, PCIE_SW_WAKE);
160
161 /* assert LTSSM enable */
162 exynos_pcie_writel(ep->elbi_base, PCIE_ELBI_LTSSM_ENABLE,
163 PCIE_APP_LTSSM_ENABLE);
164 return 0;
165}
166
167static void exynos_pcie_clear_irq_pulse(struct exynos_pcie *ep)
168{
169 u32 val = exynos_pcie_readl(ep->elbi_base, PCIE_IRQ_PULSE);
170
171 exynos_pcie_writel(ep->elbi_base, val, PCIE_IRQ_PULSE);
172}
173
174static irqreturn_t exynos_pcie_irq_handler(int irq, void *arg)
175{
176 struct exynos_pcie *ep = arg;
177
178 exynos_pcie_clear_irq_pulse(ep);
179 return IRQ_HANDLED;
180}
181
182static void exynos_pcie_enable_irq_pulse(struct exynos_pcie *ep)
183{
184 u32 val = IRQ_INTA_ASSERT | IRQ_INTB_ASSERT |
185 IRQ_INTC_ASSERT | IRQ_INTD_ASSERT;
186
187 exynos_pcie_writel(ep->elbi_base, val, PCIE_IRQ_EN_PULSE);
188 exynos_pcie_writel(ep->elbi_base, 0, PCIE_IRQ_EN_LEVEL);
189 exynos_pcie_writel(ep->elbi_base, 0, PCIE_IRQ_EN_SPECIAL);
190}
191
192static u32 exynos_pcie_read_dbi(struct dw_pcie *pci, void __iomem *base,
193 u32 reg, size_t size)
194{
195 struct exynos_pcie *ep = to_exynos_pcie(pci);
196 u32 val;
197
198 exynos_pcie_sideband_dbi_r_mode(ep, true);
199 dw_pcie_read(base + reg, size, &val);
200 exynos_pcie_sideband_dbi_r_mode(ep, false);
201 return val;
202}
203
204static void exynos_pcie_write_dbi(struct dw_pcie *pci, void __iomem *base,
205 u32 reg, size_t size, u32 val)
206{
207 struct exynos_pcie *ep = to_exynos_pcie(pci);
208
209 exynos_pcie_sideband_dbi_w_mode(ep, true);
210 dw_pcie_write(base + reg, size, val);
211 exynos_pcie_sideband_dbi_w_mode(ep, false);
212}
213
214static int exynos_pcie_rd_own_conf(struct pci_bus *bus, unsigned int devfn,
215 int where, int size, u32 *val)
216{
217 struct dw_pcie *pci = to_dw_pcie_from_pp(bus->sysdata);
218
219 if (PCI_SLOT(devfn)) {
220 *val = ~0;
221 return PCIBIOS_DEVICE_NOT_FOUND;
222 }
223
224 *val = dw_pcie_read_dbi(pci, where, size);
225 return PCIBIOS_SUCCESSFUL;
226}
227
228static int exynos_pcie_wr_own_conf(struct pci_bus *bus, unsigned int devfn,
229 int where, int size, u32 val)
230{
231 struct dw_pcie *pci = to_dw_pcie_from_pp(bus->sysdata);
232
233 if (PCI_SLOT(devfn))
234 return PCIBIOS_DEVICE_NOT_FOUND;
235
236 dw_pcie_write_dbi(pci, where, size, val);
237 return PCIBIOS_SUCCESSFUL;
238}
239
240static struct pci_ops exynos_pci_ops = {
241 .read = exynos_pcie_rd_own_conf,
242 .write = exynos_pcie_wr_own_conf,
243};
244
245static int exynos_pcie_link_up(struct dw_pcie *pci)
246{
247 struct exynos_pcie *ep = to_exynos_pcie(pci);
248 u32 val = exynos_pcie_readl(ep->elbi_base, PCIE_ELBI_RDLH_LINKUP);
249
250 return (val & PCIE_ELBI_XMLH_LINKUP);
251}
252
253static int exynos_pcie_host_init(struct pcie_port *pp)
254{
255 struct dw_pcie *pci = to_dw_pcie_from_pp(pp);
256 struct exynos_pcie *ep = to_exynos_pcie(pci);
257
258 pp->bridge->ops = &exynos_pci_ops;
259
260 exynos_pcie_assert_core_reset(ep);
261
262 phy_reset(ep->phy);
263 phy_power_on(ep->phy);
264 phy_init(ep->phy);
265
266 exynos_pcie_deassert_core_reset(ep);
267 exynos_pcie_enable_irq_pulse(ep);
268
269 return 0;
270}
271
272static const struct dw_pcie_host_ops exynos_pcie_host_ops = {
273 .host_init = exynos_pcie_host_init,
274};
275
276static int exynos_add_pcie_port(struct exynos_pcie *ep,
277 struct platform_device *pdev)
278{
279 struct dw_pcie *pci = &ep->pci;
280 struct pcie_port *pp = &pci->pp;
281 struct device *dev = &pdev->dev;
282 int ret;
283
284 pp->irq = platform_get_irq(pdev, 0);
285 if (pp->irq < 0)
286 return pp->irq;
287
288 ret = devm_request_irq(dev, pp->irq, exynos_pcie_irq_handler,
289 IRQF_SHARED, "exynos-pcie", ep);
290 if (ret) {
291 dev_err(dev, "failed to request irq\n");
292 return ret;
293 }
294
295 pp->ops = &exynos_pcie_host_ops;
296 pp->msi_irq = -ENODEV;
297
298 ret = dw_pcie_host_init(pp);
299 if (ret) {
300 dev_err(dev, "failed to initialize host\n");
301 return ret;
302 }
303
304 return 0;
305}
306
307static const struct dw_pcie_ops dw_pcie_ops = {
308 .read_dbi = exynos_pcie_read_dbi,
309 .write_dbi = exynos_pcie_write_dbi,
310 .link_up = exynos_pcie_link_up,
311 .start_link = exynos_pcie_start_link,
312};
313
314static int exynos_pcie_probe(struct platform_device *pdev)
315{
316 struct device *dev = &pdev->dev;
317 struct exynos_pcie *ep;
318 struct device_node *np = dev->of_node;
319 int ret;
320
321 ep = devm_kzalloc(dev, sizeof(*ep), GFP_KERNEL);
322 if (!ep)
323 return -ENOMEM;
324
325 ep->pci.dev = dev;
326 ep->pci.ops = &dw_pcie_ops;
327
328 ep->phy = devm_of_phy_get(dev, np, NULL);
329 if (IS_ERR(ep->phy))
330 return PTR_ERR(ep->phy);
331
332 /* External Local Bus interface (ELBI) registers */
333 ep->elbi_base = devm_platform_ioremap_resource_byname(pdev, "elbi");
334 if (IS_ERR(ep->elbi_base))
335 return PTR_ERR(ep->elbi_base);
336
337 ep->clk = devm_clk_get(dev, "pcie");
338 if (IS_ERR(ep->clk)) {
339 dev_err(dev, "Failed to get pcie rc clock\n");
340 return PTR_ERR(ep->clk);
341 }
342
343 ep->bus_clk = devm_clk_get(dev, "pcie_bus");
344 if (IS_ERR(ep->bus_clk)) {
345 dev_err(dev, "Failed to get pcie bus clock\n");
346 return PTR_ERR(ep->bus_clk);
347 }
348
349 ep->supplies[0].supply = "vdd18";
350 ep->supplies[1].supply = "vdd10";
351 ret = devm_regulator_bulk_get(dev, ARRAY_SIZE(ep->supplies),
352 ep->supplies);
353 if (ret)
354 return ret;
355
356 ret = exynos_pcie_init_clk_resources(ep);
357 if (ret)
358 return ret;
359
360 ret = regulator_bulk_enable(ARRAY_SIZE(ep->supplies), ep->supplies);
361 if (ret)
362 return ret;
363
364 platform_set_drvdata(pdev, ep);
365
366 ret = exynos_add_pcie_port(ep, pdev);
367 if (ret < 0)
368 goto fail_probe;
369
370 return 0;
371
372fail_probe:
373 phy_exit(ep->phy);
374 exynos_pcie_deinit_clk_resources(ep);
375 regulator_bulk_disable(ARRAY_SIZE(ep->supplies), ep->supplies);
376
377 return ret;
378}
379
380static int __exit exynos_pcie_remove(struct platform_device *pdev)
381{
382 struct exynos_pcie *ep = platform_get_drvdata(pdev);
383
384 dw_pcie_host_deinit(&ep->pci.pp);
385 exynos_pcie_assert_core_reset(ep);
386 phy_power_off(ep->phy);
387 phy_exit(ep->phy);
388 exynos_pcie_deinit_clk_resources(ep);
389 regulator_bulk_disable(ARRAY_SIZE(ep->supplies), ep->supplies);
390
391 return 0;
392}
393
394static int __maybe_unused exynos_pcie_suspend_noirq(struct device *dev)
395{
396 struct exynos_pcie *ep = dev_get_drvdata(dev);
397
398 exynos_pcie_assert_core_reset(ep);
399 phy_power_off(ep->phy);
400 phy_exit(ep->phy);
401 regulator_bulk_disable(ARRAY_SIZE(ep->supplies), ep->supplies);
402
403 return 0;
404}
405
406static int __maybe_unused exynos_pcie_resume_noirq(struct device *dev)
407{
408 struct exynos_pcie *ep = dev_get_drvdata(dev);
409 struct dw_pcie *pci = &ep->pci;
410 struct pcie_port *pp = &pci->pp;
411 int ret;
412
413 ret = regulator_bulk_enable(ARRAY_SIZE(ep->supplies), ep->supplies);
414 if (ret)
415 return ret;
416
417 /* exynos_pcie_host_init controls ep->phy */
418 exynos_pcie_host_init(pp);
419 dw_pcie_setup_rc(pp);
420 exynos_pcie_start_link(pci);
421 return dw_pcie_wait_for_link(pci);
422}
423
424static const struct dev_pm_ops exynos_pcie_pm_ops = {
425 SET_NOIRQ_SYSTEM_SLEEP_PM_OPS(exynos_pcie_suspend_noirq,
426 exynos_pcie_resume_noirq)
427};
428
429static const struct of_device_id exynos_pcie_of_match[] = {
430 { .compatible = "samsung,exynos5433-pcie", },
431 { },
432};
433
434static struct platform_driver exynos_pcie_driver = {
435 .probe = exynos_pcie_probe,
436 .remove = __exit_p(exynos_pcie_remove),
437 .driver = {
438 .name = "exynos-pcie",
439 .of_match_table = exynos_pcie_of_match,
440 .pm = &exynos_pcie_pm_ops,
441 },
442};
443module_platform_driver(exynos_pcie_driver);
444MODULE_LICENSE("GPL v2");
445MODULE_DEVICE_TABLE(of, exynos_pcie_of_match);