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1/* SPDX-License-Identifier: GPL-2.0 */
2/*
3 * Synopsys DesignWare PCIe host controller driver
4 *
5 * Copyright (C) 2013 Samsung Electronics Co., Ltd.
6 * http://www.samsung.com
7 *
8 * Author: Jingoo Han <jg1.han@samsung.com>
9 */
10
11#ifndef _PCIE_DESIGNWARE_H
12#define _PCIE_DESIGNWARE_H
13
14#include <linux/bitfield.h>
15#include <linux/dma-mapping.h>
16#include <linux/irq.h>
17#include <linux/msi.h>
18#include <linux/pci.h>
19
20#include <linux/pci-epc.h>
21#include <linux/pci-epf.h>
22
23/* Parameters for the waiting for link up routine */
24#define LINK_WAIT_MAX_RETRIES 10
25#define LINK_WAIT_USLEEP_MIN 90000
26#define LINK_WAIT_USLEEP_MAX 100000
27
28/* Parameters for the waiting for iATU enabled routine */
29#define LINK_WAIT_MAX_IATU_RETRIES 5
30#define LINK_WAIT_IATU 9
31
32/* Synopsys-specific PCIe configuration registers */
33#define PCIE_PORT_LINK_CONTROL 0x710
34#define PORT_LINK_MODE_MASK GENMASK(21, 16)
35#define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n)
36#define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1)
37#define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3)
38#define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7)
39#define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf)
40
41#define PCIE_PORT_DEBUG0 0x728
42#define PORT_LOGIC_LTSSM_STATE_MASK 0x1f
43#define PORT_LOGIC_LTSSM_STATE_L0 0x11
44#define PCIE_PORT_DEBUG1 0x72C
45#define PCIE_PORT_DEBUG1_LINK_UP BIT(4)
46#define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29)
47
48#define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C
49#define PORT_LOGIC_SPEED_CHANGE BIT(17)
50#define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8)
51#define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n)
52#define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1)
53#define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2)
54#define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4)
55#define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8)
56
57#define PCIE_MSI_ADDR_LO 0x820
58#define PCIE_MSI_ADDR_HI 0x824
59#define PCIE_MSI_INTR0_ENABLE 0x828
60#define PCIE_MSI_INTR0_MASK 0x82C
61#define PCIE_MSI_INTR0_STATUS 0x830
62
63#define PCIE_ATU_VIEWPORT 0x900
64#define PCIE_ATU_REGION_INBOUND BIT(31)
65#define PCIE_ATU_REGION_OUTBOUND 0
66#define PCIE_ATU_REGION_INDEX2 0x2
67#define PCIE_ATU_REGION_INDEX1 0x1
68#define PCIE_ATU_REGION_INDEX0 0x0
69#define PCIE_ATU_CR1 0x904
70#define PCIE_ATU_TYPE_MEM 0x0
71#define PCIE_ATU_TYPE_IO 0x2
72#define PCIE_ATU_TYPE_CFG0 0x4
73#define PCIE_ATU_TYPE_CFG1 0x5
74#define PCIE_ATU_CR2 0x908
75#define PCIE_ATU_ENABLE BIT(31)
76#define PCIE_ATU_BAR_MODE_ENABLE BIT(30)
77#define PCIE_ATU_LOWER_BASE 0x90C
78#define PCIE_ATU_UPPER_BASE 0x910
79#define PCIE_ATU_LIMIT 0x914
80#define PCIE_ATU_LOWER_TARGET 0x918
81#define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x)
82#define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x)
83#define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x)
84#define PCIE_ATU_UPPER_TARGET 0x91C
85
86#define PCIE_MISC_CONTROL_1_OFF 0x8BC
87#define PCIE_DBI_RO_WR_EN BIT(0)
88
89#define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20
90#define PCIE_PL_CHK_REG_CHK_REG_START BIT(0)
91#define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1)
92#define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16)
93#define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17)
94#define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18)
95
96#define PCIE_PL_CHK_REG_ERR_ADDR 0xB28
97
98/*
99 * iATU Unroll-specific register definitions
100 * From 4.80 core version the address translation will be made by unroll
101 */
102#define PCIE_ATU_UNR_REGION_CTRL1 0x00
103#define PCIE_ATU_UNR_REGION_CTRL2 0x04
104#define PCIE_ATU_UNR_LOWER_BASE 0x08
105#define PCIE_ATU_UNR_UPPER_BASE 0x0C
106#define PCIE_ATU_UNR_LIMIT 0x10
107#define PCIE_ATU_UNR_LOWER_TARGET 0x14
108#define PCIE_ATU_UNR_UPPER_TARGET 0x18
109
110/*
111 * The default address offset between dbi_base and atu_base. Root controller
112 * drivers are not required to initialize atu_base if the offset matches this
113 * default; the driver core automatically derives atu_base from dbi_base using
114 * this offset, if atu_base not set.
115 */
116#define DEFAULT_DBI_ATU_OFFSET (0x3 << 20)
117
118/* Register address builder */
119#define PCIE_GET_ATU_OUTB_UNR_REG_OFFSET(region) \
120 ((region) << 9)
121
122#define PCIE_GET_ATU_INB_UNR_REG_OFFSET(region) \
123 (((region) << 9) | BIT(8))
124
125#define MAX_MSI_IRQS 256
126#define MAX_MSI_IRQS_PER_CTRL 32
127#define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL)
128#define MSI_REG_CTRL_BLOCK_SIZE 12
129#define MSI_DEF_NUM_VECTORS 32
130
131/* Maximum number of inbound/outbound iATUs */
132#define MAX_IATU_IN 256
133#define MAX_IATU_OUT 256
134
135struct pcie_port;
136struct dw_pcie;
137struct dw_pcie_ep;
138
139enum dw_pcie_region_type {
140 DW_PCIE_REGION_UNKNOWN,
141 DW_PCIE_REGION_INBOUND,
142 DW_PCIE_REGION_OUTBOUND,
143};
144
145enum dw_pcie_device_mode {
146 DW_PCIE_UNKNOWN_TYPE,
147 DW_PCIE_EP_TYPE,
148 DW_PCIE_LEG_EP_TYPE,
149 DW_PCIE_RC_TYPE,
150};
151
152struct dw_pcie_host_ops {
153 int (*rd_own_conf)(struct pcie_port *pp, int where, int size, u32 *val);
154 int (*wr_own_conf)(struct pcie_port *pp, int where, int size, u32 val);
155 int (*rd_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
156 unsigned int devfn, int where, int size, u32 *val);
157 int (*wr_other_conf)(struct pcie_port *pp, struct pci_bus *bus,
158 unsigned int devfn, int where, int size, u32 val);
159 int (*host_init)(struct pcie_port *pp);
160 void (*scan_bus)(struct pcie_port *pp);
161 void (*set_num_vectors)(struct pcie_port *pp);
162 int (*msi_host_init)(struct pcie_port *pp);
163};
164
165struct pcie_port {
166 u8 root_bus_nr;
167 u64 cfg0_base;
168 void __iomem *va_cfg0_base;
169 u32 cfg0_size;
170 u64 cfg1_base;
171 void __iomem *va_cfg1_base;
172 u32 cfg1_size;
173 resource_size_t io_base;
174 phys_addr_t io_bus_addr;
175 u32 io_size;
176 u64 mem_base;
177 phys_addr_t mem_bus_addr;
178 u32 mem_size;
179 struct resource *cfg;
180 struct resource *io;
181 struct resource *mem;
182 struct resource *busn;
183 int irq;
184 const struct dw_pcie_host_ops *ops;
185 int msi_irq;
186 struct irq_domain *irq_domain;
187 struct irq_domain *msi_domain;
188 dma_addr_t msi_data;
189 struct page *msi_page;
190 struct irq_chip *msi_irq_chip;
191 u32 num_vectors;
192 u32 irq_mask[MAX_MSI_CTRLS];
193 struct pci_bus *root_bus;
194 raw_spinlock_t lock;
195 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
196};
197
198enum dw_pcie_as_type {
199 DW_PCIE_AS_UNKNOWN,
200 DW_PCIE_AS_MEM,
201 DW_PCIE_AS_IO,
202};
203
204struct dw_pcie_ep_ops {
205 void (*ep_init)(struct dw_pcie_ep *ep);
206 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no,
207 enum pci_epc_irq_type type, u16 interrupt_num);
208 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep);
209};
210
211struct dw_pcie_ep {
212 struct pci_epc *epc;
213 const struct dw_pcie_ep_ops *ops;
214 phys_addr_t phys_base;
215 size_t addr_size;
216 size_t page_size;
217 u8 bar_to_atu[6];
218 phys_addr_t *outbound_addr;
219 unsigned long *ib_window_map;
220 unsigned long *ob_window_map;
221 u32 num_ib_windows;
222 u32 num_ob_windows;
223 void __iomem *msi_mem;
224 phys_addr_t msi_mem_phys;
225 u8 msi_cap; /* MSI capability offset */
226 u8 msix_cap; /* MSI-X capability offset */
227};
228
229struct dw_pcie_ops {
230 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr);
231 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
232 size_t size);
233 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
234 size_t size, u32 val);
235 u32 (*read_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
236 size_t size);
237 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
238 size_t size, u32 val);
239 int (*link_up)(struct dw_pcie *pcie);
240 int (*start_link)(struct dw_pcie *pcie);
241 void (*stop_link)(struct dw_pcie *pcie);
242};
243
244struct dw_pcie {
245 struct device *dev;
246 void __iomem *dbi_base;
247 void __iomem *dbi_base2;
248 /* Used when iatu_unroll_enabled is true */
249 void __iomem *atu_base;
250 u32 num_viewport;
251 u8 iatu_unroll_enabled;
252 struct pcie_port pp;
253 struct dw_pcie_ep ep;
254 const struct dw_pcie_ops *ops;
255 unsigned int version;
256};
257
258#define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
259
260#define to_dw_pcie_from_ep(endpoint) \
261 container_of((endpoint), struct dw_pcie, ep)
262
263u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap);
264u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap);
265
266int dw_pcie_read(void __iomem *addr, int size, u32 *val);
267int dw_pcie_write(void __iomem *addr, int size, u32 val);
268
269u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size);
270void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
271u32 dw_pcie_read_dbi2(struct dw_pcie *pci, u32 reg, size_t size);
272void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
273u32 dw_pcie_read_atu(struct dw_pcie *pci, u32 reg, size_t size);
274void dw_pcie_write_atu(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
275int dw_pcie_link_up(struct dw_pcie *pci);
276int dw_pcie_wait_for_link(struct dw_pcie *pci);
277void dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index,
278 int type, u64 cpu_addr, u64 pci_addr,
279 u32 size);
280int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int bar,
281 u64 cpu_addr, enum dw_pcie_as_type as_type);
282void dw_pcie_disable_atu(struct dw_pcie *pci, int index,
283 enum dw_pcie_region_type type);
284void dw_pcie_setup(struct dw_pcie *pci);
285
286static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
287{
288 dw_pcie_write_dbi(pci, reg, 0x4, val);
289}
290
291static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
292{
293 return dw_pcie_read_dbi(pci, reg, 0x4);
294}
295
296static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
297{
298 dw_pcie_write_dbi(pci, reg, 0x2, val);
299}
300
301static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
302{
303 return dw_pcie_read_dbi(pci, reg, 0x2);
304}
305
306static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
307{
308 dw_pcie_write_dbi(pci, reg, 0x1, val);
309}
310
311static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
312{
313 return dw_pcie_read_dbi(pci, reg, 0x1);
314}
315
316static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
317{
318 dw_pcie_write_dbi2(pci, reg, 0x4, val);
319}
320
321static inline u32 dw_pcie_readl_dbi2(struct dw_pcie *pci, u32 reg)
322{
323 return dw_pcie_read_dbi2(pci, reg, 0x4);
324}
325
326static inline void dw_pcie_writel_atu(struct dw_pcie *pci, u32 reg, u32 val)
327{
328 dw_pcie_write_atu(pci, reg, 0x4, val);
329}
330
331static inline u32 dw_pcie_readl_atu(struct dw_pcie *pci, u32 reg)
332{
333 return dw_pcie_read_atu(pci, reg, 0x4);
334}
335
336static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
337{
338 u32 reg;
339 u32 val;
340
341 reg = PCIE_MISC_CONTROL_1_OFF;
342 val = dw_pcie_readl_dbi(pci, reg);
343 val |= PCIE_DBI_RO_WR_EN;
344 dw_pcie_writel_dbi(pci, reg, val);
345}
346
347static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
348{
349 u32 reg;
350 u32 val;
351
352 reg = PCIE_MISC_CONTROL_1_OFF;
353 val = dw_pcie_readl_dbi(pci, reg);
354 val &= ~PCIE_DBI_RO_WR_EN;
355 dw_pcie_writel_dbi(pci, reg, val);
356}
357
358#ifdef CONFIG_PCIE_DW_HOST
359irqreturn_t dw_handle_msi_irq(struct pcie_port *pp);
360void dw_pcie_msi_init(struct pcie_port *pp);
361void dw_pcie_free_msi(struct pcie_port *pp);
362void dw_pcie_setup_rc(struct pcie_port *pp);
363int dw_pcie_host_init(struct pcie_port *pp);
364void dw_pcie_host_deinit(struct pcie_port *pp);
365int dw_pcie_allocate_domains(struct pcie_port *pp);
366#else
367static inline irqreturn_t dw_handle_msi_irq(struct pcie_port *pp)
368{
369 return IRQ_NONE;
370}
371
372static inline void dw_pcie_msi_init(struct pcie_port *pp)
373{
374}
375
376static inline void dw_pcie_free_msi(struct pcie_port *pp)
377{
378}
379
380static inline void dw_pcie_setup_rc(struct pcie_port *pp)
381{
382}
383
384static inline int dw_pcie_host_init(struct pcie_port *pp)
385{
386 return 0;
387}
388
389static inline void dw_pcie_host_deinit(struct pcie_port *pp)
390{
391}
392
393static inline int dw_pcie_allocate_domains(struct pcie_port *pp)
394{
395 return 0;
396}
397#endif
398
399#ifdef CONFIG_PCIE_DW_EP
400void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
401int dw_pcie_ep_init(struct dw_pcie_ep *ep);
402void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
403int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no);
404int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
405 u8 interrupt_num);
406int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
407 u16 interrupt_num);
408void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar);
409#else
410static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
411{
412}
413
414static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
415{
416 return 0;
417}
418
419static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
420{
421}
422
423static inline int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
424{
425 return 0;
426}
427
428static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
429 u8 interrupt_num)
430{
431 return 0;
432}
433
434static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
435 u16 interrupt_num)
436{
437 return 0;
438}
439
440static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
441{
442}
443#endif
444#endif /* _PCIE_DESIGNWARE_H */
1/* SPDX-License-Identifier: GPL-2.0 */
2/*
3 * Synopsys DesignWare PCIe host controller driver
4 *
5 * Copyright (C) 2013 Samsung Electronics Co., Ltd.
6 * https://www.samsung.com
7 *
8 * Author: Jingoo Han <jg1.han@samsung.com>
9 */
10
11#ifndef _PCIE_DESIGNWARE_H
12#define _PCIE_DESIGNWARE_H
13
14#include <linux/bitfield.h>
15#include <linux/bitops.h>
16#include <linux/clk.h>
17#include <linux/dma-mapping.h>
18#include <linux/gpio/consumer.h>
19#include <linux/irq.h>
20#include <linux/msi.h>
21#include <linux/pci.h>
22#include <linux/reset.h>
23
24#include <linux/pci-epc.h>
25#include <linux/pci-epf.h>
26
27/* DWC PCIe IP-core versions (native support since v4.70a) */
28#define DW_PCIE_VER_365A 0x3336352a
29#define DW_PCIE_VER_460A 0x3436302a
30#define DW_PCIE_VER_470A 0x3437302a
31#define DW_PCIE_VER_480A 0x3438302a
32#define DW_PCIE_VER_490A 0x3439302a
33#define DW_PCIE_VER_520A 0x3532302a
34
35#define __dw_pcie_ver_cmp(_pci, _ver, _op) \
36 ((_pci)->version _op DW_PCIE_VER_ ## _ver)
37
38#define dw_pcie_ver_is(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, ==)
39
40#define dw_pcie_ver_is_ge(_pci, _ver) __dw_pcie_ver_cmp(_pci, _ver, >=)
41
42#define dw_pcie_ver_type_is(_pci, _ver, _type) \
43 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \
44 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, ==))
45
46#define dw_pcie_ver_type_is_ge(_pci, _ver, _type) \
47 (__dw_pcie_ver_cmp(_pci, _ver, ==) && \
48 __dw_pcie_ver_cmp(_pci, TYPE_ ## _type, >=))
49
50/* DWC PCIe controller capabilities */
51#define DW_PCIE_CAP_REQ_RES 0
52#define DW_PCIE_CAP_IATU_UNROLL 1
53#define DW_PCIE_CAP_CDM_CHECK 2
54
55#define dw_pcie_cap_is(_pci, _cap) \
56 test_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps)
57
58#define dw_pcie_cap_set(_pci, _cap) \
59 set_bit(DW_PCIE_CAP_ ## _cap, &(_pci)->caps)
60
61/* Parameters for the waiting for link up routine */
62#define LINK_WAIT_MAX_RETRIES 10
63#define LINK_WAIT_USLEEP_MIN 90000
64#define LINK_WAIT_USLEEP_MAX 100000
65
66/* Parameters for the waiting for iATU enabled routine */
67#define LINK_WAIT_MAX_IATU_RETRIES 5
68#define LINK_WAIT_IATU 9
69
70/* Synopsys-specific PCIe configuration registers */
71#define PCIE_PORT_AFR 0x70C
72#define PORT_AFR_N_FTS_MASK GENMASK(15, 8)
73#define PORT_AFR_N_FTS(n) FIELD_PREP(PORT_AFR_N_FTS_MASK, n)
74#define PORT_AFR_CC_N_FTS_MASK GENMASK(23, 16)
75#define PORT_AFR_CC_N_FTS(n) FIELD_PREP(PORT_AFR_CC_N_FTS_MASK, n)
76#define PORT_AFR_ENTER_ASPM BIT(30)
77#define PORT_AFR_L0S_ENTRANCE_LAT_SHIFT 24
78#define PORT_AFR_L0S_ENTRANCE_LAT_MASK GENMASK(26, 24)
79#define PORT_AFR_L1_ENTRANCE_LAT_SHIFT 27
80#define PORT_AFR_L1_ENTRANCE_LAT_MASK GENMASK(29, 27)
81
82#define PCIE_PORT_LINK_CONTROL 0x710
83#define PORT_LINK_DLL_LINK_EN BIT(5)
84#define PORT_LINK_FAST_LINK_MODE BIT(7)
85#define PORT_LINK_MODE_MASK GENMASK(21, 16)
86#define PORT_LINK_MODE(n) FIELD_PREP(PORT_LINK_MODE_MASK, n)
87#define PORT_LINK_MODE_1_LANES PORT_LINK_MODE(0x1)
88#define PORT_LINK_MODE_2_LANES PORT_LINK_MODE(0x3)
89#define PORT_LINK_MODE_4_LANES PORT_LINK_MODE(0x7)
90#define PORT_LINK_MODE_8_LANES PORT_LINK_MODE(0xf)
91
92#define PCIE_PORT_DEBUG0 0x728
93#define PORT_LOGIC_LTSSM_STATE_MASK 0x1f
94#define PORT_LOGIC_LTSSM_STATE_L0 0x11
95#define PCIE_PORT_DEBUG1 0x72C
96#define PCIE_PORT_DEBUG1_LINK_UP BIT(4)
97#define PCIE_PORT_DEBUG1_LINK_IN_TRAINING BIT(29)
98
99#define PCIE_LINK_WIDTH_SPEED_CONTROL 0x80C
100#define PORT_LOGIC_N_FTS_MASK GENMASK(7, 0)
101#define PORT_LOGIC_SPEED_CHANGE BIT(17)
102#define PORT_LOGIC_LINK_WIDTH_MASK GENMASK(12, 8)
103#define PORT_LOGIC_LINK_WIDTH(n) FIELD_PREP(PORT_LOGIC_LINK_WIDTH_MASK, n)
104#define PORT_LOGIC_LINK_WIDTH_1_LANES PORT_LOGIC_LINK_WIDTH(0x1)
105#define PORT_LOGIC_LINK_WIDTH_2_LANES PORT_LOGIC_LINK_WIDTH(0x2)
106#define PORT_LOGIC_LINK_WIDTH_4_LANES PORT_LOGIC_LINK_WIDTH(0x4)
107#define PORT_LOGIC_LINK_WIDTH_8_LANES PORT_LOGIC_LINK_WIDTH(0x8)
108
109#define PCIE_MSI_ADDR_LO 0x820
110#define PCIE_MSI_ADDR_HI 0x824
111#define PCIE_MSI_INTR0_ENABLE 0x828
112#define PCIE_MSI_INTR0_MASK 0x82C
113#define PCIE_MSI_INTR0_STATUS 0x830
114
115#define GEN3_RELATED_OFF 0x890
116#define GEN3_RELATED_OFF_GEN3_ZRXDC_NONCOMPL BIT(0)
117#define GEN3_RELATED_OFF_RXEQ_RGRDLESS_RXTS BIT(13)
118#define GEN3_RELATED_OFF_GEN3_EQ_DISABLE BIT(16)
119#define GEN3_RELATED_OFF_RATE_SHADOW_SEL_SHIFT 24
120#define GEN3_RELATED_OFF_RATE_SHADOW_SEL_MASK GENMASK(25, 24)
121
122#define PCIE_PORT_MULTI_LANE_CTRL 0x8C0
123#define PORT_MLTI_UPCFG_SUPPORT BIT(7)
124
125#define PCIE_VERSION_NUMBER 0x8F8
126#define PCIE_VERSION_TYPE 0x8FC
127
128/*
129 * iATU inbound and outbound windows CSRs. Before the IP-core v4.80a each
130 * iATU region CSRs had been indirectly accessible by means of the dedicated
131 * viewport selector. The iATU/eDMA CSRs space was re-designed in DWC PCIe
132 * v4.80a in a way so the viewport was unrolled into the directly accessible
133 * iATU/eDMA CSRs space.
134 */
135#define PCIE_ATU_VIEWPORT 0x900
136#define PCIE_ATU_REGION_DIR_IB BIT(31)
137#define PCIE_ATU_REGION_DIR_OB 0
138#define PCIE_ATU_VIEWPORT_BASE 0x904
139#define PCIE_ATU_UNROLL_BASE(dir, index) \
140 (((index) << 9) | ((dir == PCIE_ATU_REGION_DIR_IB) ? BIT(8) : 0))
141#define PCIE_ATU_VIEWPORT_SIZE 0x2C
142#define PCIE_ATU_REGION_CTRL1 0x000
143#define PCIE_ATU_INCREASE_REGION_SIZE BIT(13)
144#define PCIE_ATU_TYPE_MEM 0x0
145#define PCIE_ATU_TYPE_IO 0x2
146#define PCIE_ATU_TYPE_CFG0 0x4
147#define PCIE_ATU_TYPE_CFG1 0x5
148#define PCIE_ATU_TD BIT(8)
149#define PCIE_ATU_FUNC_NUM(pf) ((pf) << 20)
150#define PCIE_ATU_REGION_CTRL2 0x004
151#define PCIE_ATU_ENABLE BIT(31)
152#define PCIE_ATU_BAR_MODE_ENABLE BIT(30)
153#define PCIE_ATU_FUNC_NUM_MATCH_EN BIT(19)
154#define PCIE_ATU_LOWER_BASE 0x008
155#define PCIE_ATU_UPPER_BASE 0x00C
156#define PCIE_ATU_LIMIT 0x010
157#define PCIE_ATU_LOWER_TARGET 0x014
158#define PCIE_ATU_BUS(x) FIELD_PREP(GENMASK(31, 24), x)
159#define PCIE_ATU_DEV(x) FIELD_PREP(GENMASK(23, 19), x)
160#define PCIE_ATU_FUNC(x) FIELD_PREP(GENMASK(18, 16), x)
161#define PCIE_ATU_UPPER_TARGET 0x018
162#define PCIE_ATU_UPPER_LIMIT 0x020
163
164#define PCIE_MISC_CONTROL_1_OFF 0x8BC
165#define PCIE_DBI_RO_WR_EN BIT(0)
166
167#define PCIE_MSIX_DOORBELL 0x948
168#define PCIE_MSIX_DOORBELL_PF_SHIFT 24
169
170#define PCIE_PL_CHK_REG_CONTROL_STATUS 0xB20
171#define PCIE_PL_CHK_REG_CHK_REG_START BIT(0)
172#define PCIE_PL_CHK_REG_CHK_REG_CONTINUOUS BIT(1)
173#define PCIE_PL_CHK_REG_CHK_REG_COMPARISON_ERROR BIT(16)
174#define PCIE_PL_CHK_REG_CHK_REG_LOGIC_ERROR BIT(17)
175#define PCIE_PL_CHK_REG_CHK_REG_COMPLETE BIT(18)
176
177#define PCIE_PL_CHK_REG_ERR_ADDR 0xB28
178
179/*
180 * iATU Unroll-specific register definitions
181 * From 4.80 core version the address translation will be made by unroll
182 */
183#define PCIE_ATU_UNR_REGION_CTRL1 0x00
184#define PCIE_ATU_UNR_REGION_CTRL2 0x04
185#define PCIE_ATU_UNR_LOWER_BASE 0x08
186#define PCIE_ATU_UNR_UPPER_BASE 0x0C
187#define PCIE_ATU_UNR_LOWER_LIMIT 0x10
188#define PCIE_ATU_UNR_LOWER_TARGET 0x14
189#define PCIE_ATU_UNR_UPPER_TARGET 0x18
190#define PCIE_ATU_UNR_UPPER_LIMIT 0x20
191
192/*
193 * RAS-DES register definitions
194 */
195#define PCIE_RAS_DES_EVENT_COUNTER_CONTROL 0x8
196#define EVENT_COUNTER_ALL_CLEAR 0x3
197#define EVENT_COUNTER_ENABLE_ALL 0x7
198#define EVENT_COUNTER_ENABLE_SHIFT 2
199#define EVENT_COUNTER_EVENT_SEL_MASK GENMASK(7, 0)
200#define EVENT_COUNTER_EVENT_SEL_SHIFT 16
201#define EVENT_COUNTER_EVENT_Tx_L0S 0x2
202#define EVENT_COUNTER_EVENT_Rx_L0S 0x3
203#define EVENT_COUNTER_EVENT_L1 0x5
204#define EVENT_COUNTER_EVENT_L1_1 0x7
205#define EVENT_COUNTER_EVENT_L1_2 0x8
206#define EVENT_COUNTER_GROUP_SEL_SHIFT 24
207#define EVENT_COUNTER_GROUP_5 0x5
208
209#define PCIE_RAS_DES_EVENT_COUNTER_DATA 0xc
210
211/*
212 * The default address offset between dbi_base and atu_base. Root controller
213 * drivers are not required to initialize atu_base if the offset matches this
214 * default; the driver core automatically derives atu_base from dbi_base using
215 * this offset, if atu_base not set.
216 */
217#define DEFAULT_DBI_ATU_OFFSET (0x3 << 20)
218
219#define MAX_MSI_IRQS 256
220#define MAX_MSI_IRQS_PER_CTRL 32
221#define MAX_MSI_CTRLS (MAX_MSI_IRQS / MAX_MSI_IRQS_PER_CTRL)
222#define MSI_REG_CTRL_BLOCK_SIZE 12
223#define MSI_DEF_NUM_VECTORS 32
224
225/* Maximum number of inbound/outbound iATUs */
226#define MAX_IATU_IN 256
227#define MAX_IATU_OUT 256
228
229struct dw_pcie;
230struct dw_pcie_rp;
231struct dw_pcie_ep;
232
233enum dw_pcie_device_mode {
234 DW_PCIE_UNKNOWN_TYPE,
235 DW_PCIE_EP_TYPE,
236 DW_PCIE_LEG_EP_TYPE,
237 DW_PCIE_RC_TYPE,
238};
239
240enum dw_pcie_app_clk {
241 DW_PCIE_DBI_CLK,
242 DW_PCIE_MSTR_CLK,
243 DW_PCIE_SLV_CLK,
244 DW_PCIE_NUM_APP_CLKS
245};
246
247enum dw_pcie_core_clk {
248 DW_PCIE_PIPE_CLK,
249 DW_PCIE_CORE_CLK,
250 DW_PCIE_AUX_CLK,
251 DW_PCIE_REF_CLK,
252 DW_PCIE_NUM_CORE_CLKS
253};
254
255enum dw_pcie_app_rst {
256 DW_PCIE_DBI_RST,
257 DW_PCIE_MSTR_RST,
258 DW_PCIE_SLV_RST,
259 DW_PCIE_NUM_APP_RSTS
260};
261
262enum dw_pcie_core_rst {
263 DW_PCIE_NON_STICKY_RST,
264 DW_PCIE_STICKY_RST,
265 DW_PCIE_CORE_RST,
266 DW_PCIE_PIPE_RST,
267 DW_PCIE_PHY_RST,
268 DW_PCIE_HOT_RST,
269 DW_PCIE_PWR_RST,
270 DW_PCIE_NUM_CORE_RSTS
271};
272
273struct dw_pcie_host_ops {
274 int (*host_init)(struct dw_pcie_rp *pp);
275 void (*host_deinit)(struct dw_pcie_rp *pp);
276 int (*msi_host_init)(struct dw_pcie_rp *pp);
277};
278
279struct dw_pcie_rp {
280 bool has_msi_ctrl:1;
281 bool cfg0_io_shared:1;
282 u64 cfg0_base;
283 void __iomem *va_cfg0_base;
284 u32 cfg0_size;
285 resource_size_t io_base;
286 phys_addr_t io_bus_addr;
287 u32 io_size;
288 int irq;
289 const struct dw_pcie_host_ops *ops;
290 int msi_irq[MAX_MSI_CTRLS];
291 struct irq_domain *irq_domain;
292 struct irq_domain *msi_domain;
293 dma_addr_t msi_data;
294 struct irq_chip *msi_irq_chip;
295 u32 num_vectors;
296 u32 irq_mask[MAX_MSI_CTRLS];
297 struct pci_host_bridge *bridge;
298 raw_spinlock_t lock;
299 DECLARE_BITMAP(msi_irq_in_use, MAX_MSI_IRQS);
300};
301
302struct dw_pcie_ep_ops {
303 void (*ep_init)(struct dw_pcie_ep *ep);
304 int (*raise_irq)(struct dw_pcie_ep *ep, u8 func_no,
305 enum pci_epc_irq_type type, u16 interrupt_num);
306 const struct pci_epc_features* (*get_features)(struct dw_pcie_ep *ep);
307 /*
308 * Provide a method to implement the different func config space
309 * access for different platform, if different func have different
310 * offset, return the offset of func. if use write a register way
311 * return a 0, and implement code in callback function of platform
312 * driver.
313 */
314 unsigned int (*func_conf_select)(struct dw_pcie_ep *ep, u8 func_no);
315};
316
317struct dw_pcie_ep_func {
318 struct list_head list;
319 u8 func_no;
320 u8 msi_cap; /* MSI capability offset */
321 u8 msix_cap; /* MSI-X capability offset */
322};
323
324struct dw_pcie_ep {
325 struct pci_epc *epc;
326 struct list_head func_list;
327 const struct dw_pcie_ep_ops *ops;
328 phys_addr_t phys_base;
329 size_t addr_size;
330 size_t page_size;
331 u8 bar_to_atu[PCI_STD_NUM_BARS];
332 phys_addr_t *outbound_addr;
333 unsigned long *ib_window_map;
334 unsigned long *ob_window_map;
335 void __iomem *msi_mem;
336 phys_addr_t msi_mem_phys;
337 struct pci_epf_bar *epf_bar[PCI_STD_NUM_BARS];
338};
339
340struct dw_pcie_ops {
341 u64 (*cpu_addr_fixup)(struct dw_pcie *pcie, u64 cpu_addr);
342 u32 (*read_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
343 size_t size);
344 void (*write_dbi)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
345 size_t size, u32 val);
346 void (*write_dbi2)(struct dw_pcie *pcie, void __iomem *base, u32 reg,
347 size_t size, u32 val);
348 int (*link_up)(struct dw_pcie *pcie);
349 int (*start_link)(struct dw_pcie *pcie);
350 void (*stop_link)(struct dw_pcie *pcie);
351};
352
353struct dw_pcie {
354 struct device *dev;
355 void __iomem *dbi_base;
356 void __iomem *dbi_base2;
357 void __iomem *atu_base;
358 size_t atu_size;
359 u32 num_ib_windows;
360 u32 num_ob_windows;
361 u32 region_align;
362 u64 region_limit;
363 struct dw_pcie_rp pp;
364 struct dw_pcie_ep ep;
365 const struct dw_pcie_ops *ops;
366 u32 version;
367 u32 type;
368 unsigned long caps;
369 int num_lanes;
370 int link_gen;
371 u8 n_fts[2];
372 struct clk_bulk_data app_clks[DW_PCIE_NUM_APP_CLKS];
373 struct clk_bulk_data core_clks[DW_PCIE_NUM_CORE_CLKS];
374 struct reset_control_bulk_data app_rsts[DW_PCIE_NUM_APP_RSTS];
375 struct reset_control_bulk_data core_rsts[DW_PCIE_NUM_CORE_RSTS];
376 struct gpio_desc *pe_rst;
377};
378
379#define to_dw_pcie_from_pp(port) container_of((port), struct dw_pcie, pp)
380
381#define to_dw_pcie_from_ep(endpoint) \
382 container_of((endpoint), struct dw_pcie, ep)
383
384int dw_pcie_get_resources(struct dw_pcie *pci);
385
386void dw_pcie_version_detect(struct dw_pcie *pci);
387
388u8 dw_pcie_find_capability(struct dw_pcie *pci, u8 cap);
389u16 dw_pcie_find_ext_capability(struct dw_pcie *pci, u8 cap);
390
391int dw_pcie_read(void __iomem *addr, int size, u32 *val);
392int dw_pcie_write(void __iomem *addr, int size, u32 val);
393
394u32 dw_pcie_read_dbi(struct dw_pcie *pci, u32 reg, size_t size);
395void dw_pcie_write_dbi(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
396void dw_pcie_write_dbi2(struct dw_pcie *pci, u32 reg, size_t size, u32 val);
397int dw_pcie_link_up(struct dw_pcie *pci);
398void dw_pcie_upconfig_setup(struct dw_pcie *pci);
399int dw_pcie_wait_for_link(struct dw_pcie *pci);
400int dw_pcie_prog_outbound_atu(struct dw_pcie *pci, int index, int type,
401 u64 cpu_addr, u64 pci_addr, u64 size);
402int dw_pcie_prog_ep_outbound_atu(struct dw_pcie *pci, u8 func_no, int index,
403 int type, u64 cpu_addr, u64 pci_addr, u64 size);
404int dw_pcie_prog_inbound_atu(struct dw_pcie *pci, int index, int type,
405 u64 cpu_addr, u64 pci_addr, u64 size);
406int dw_pcie_prog_ep_inbound_atu(struct dw_pcie *pci, u8 func_no, int index,
407 int type, u64 cpu_addr, u8 bar);
408void dw_pcie_disable_atu(struct dw_pcie *pci, u32 dir, int index);
409void dw_pcie_setup(struct dw_pcie *pci);
410void dw_pcie_iatu_detect(struct dw_pcie *pci);
411
412static inline void dw_pcie_writel_dbi(struct dw_pcie *pci, u32 reg, u32 val)
413{
414 dw_pcie_write_dbi(pci, reg, 0x4, val);
415}
416
417static inline u32 dw_pcie_readl_dbi(struct dw_pcie *pci, u32 reg)
418{
419 return dw_pcie_read_dbi(pci, reg, 0x4);
420}
421
422static inline void dw_pcie_writew_dbi(struct dw_pcie *pci, u32 reg, u16 val)
423{
424 dw_pcie_write_dbi(pci, reg, 0x2, val);
425}
426
427static inline u16 dw_pcie_readw_dbi(struct dw_pcie *pci, u32 reg)
428{
429 return dw_pcie_read_dbi(pci, reg, 0x2);
430}
431
432static inline void dw_pcie_writeb_dbi(struct dw_pcie *pci, u32 reg, u8 val)
433{
434 dw_pcie_write_dbi(pci, reg, 0x1, val);
435}
436
437static inline u8 dw_pcie_readb_dbi(struct dw_pcie *pci, u32 reg)
438{
439 return dw_pcie_read_dbi(pci, reg, 0x1);
440}
441
442static inline void dw_pcie_writel_dbi2(struct dw_pcie *pci, u32 reg, u32 val)
443{
444 dw_pcie_write_dbi2(pci, reg, 0x4, val);
445}
446
447static inline void dw_pcie_dbi_ro_wr_en(struct dw_pcie *pci)
448{
449 u32 reg;
450 u32 val;
451
452 reg = PCIE_MISC_CONTROL_1_OFF;
453 val = dw_pcie_readl_dbi(pci, reg);
454 val |= PCIE_DBI_RO_WR_EN;
455 dw_pcie_writel_dbi(pci, reg, val);
456}
457
458static inline void dw_pcie_dbi_ro_wr_dis(struct dw_pcie *pci)
459{
460 u32 reg;
461 u32 val;
462
463 reg = PCIE_MISC_CONTROL_1_OFF;
464 val = dw_pcie_readl_dbi(pci, reg);
465 val &= ~PCIE_DBI_RO_WR_EN;
466 dw_pcie_writel_dbi(pci, reg, val);
467}
468
469static inline int dw_pcie_start_link(struct dw_pcie *pci)
470{
471 if (pci->ops && pci->ops->start_link)
472 return pci->ops->start_link(pci);
473
474 return 0;
475}
476
477static inline void dw_pcie_stop_link(struct dw_pcie *pci)
478{
479 if (pci->ops && pci->ops->stop_link)
480 pci->ops->stop_link(pci);
481}
482
483#ifdef CONFIG_PCIE_DW_HOST
484irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp);
485int dw_pcie_setup_rc(struct dw_pcie_rp *pp);
486int dw_pcie_host_init(struct dw_pcie_rp *pp);
487void dw_pcie_host_deinit(struct dw_pcie_rp *pp);
488int dw_pcie_allocate_domains(struct dw_pcie_rp *pp);
489void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus, unsigned int devfn,
490 int where);
491#else
492static inline irqreturn_t dw_handle_msi_irq(struct dw_pcie_rp *pp)
493{
494 return IRQ_NONE;
495}
496
497static inline int dw_pcie_setup_rc(struct dw_pcie_rp *pp)
498{
499 return 0;
500}
501
502static inline int dw_pcie_host_init(struct dw_pcie_rp *pp)
503{
504 return 0;
505}
506
507static inline void dw_pcie_host_deinit(struct dw_pcie_rp *pp)
508{
509}
510
511static inline int dw_pcie_allocate_domains(struct dw_pcie_rp *pp)
512{
513 return 0;
514}
515static inline void __iomem *dw_pcie_own_conf_map_bus(struct pci_bus *bus,
516 unsigned int devfn,
517 int where)
518{
519 return NULL;
520}
521#endif
522
523#ifdef CONFIG_PCIE_DW_EP
524void dw_pcie_ep_linkup(struct dw_pcie_ep *ep);
525int dw_pcie_ep_init(struct dw_pcie_ep *ep);
526int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep);
527void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep);
528void dw_pcie_ep_exit(struct dw_pcie_ep *ep);
529int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no);
530int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
531 u8 interrupt_num);
532int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
533 u16 interrupt_num);
534int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep, u8 func_no,
535 u16 interrupt_num);
536void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar);
537struct dw_pcie_ep_func *
538dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no);
539#else
540static inline void dw_pcie_ep_linkup(struct dw_pcie_ep *ep)
541{
542}
543
544static inline int dw_pcie_ep_init(struct dw_pcie_ep *ep)
545{
546 return 0;
547}
548
549static inline int dw_pcie_ep_init_complete(struct dw_pcie_ep *ep)
550{
551 return 0;
552}
553
554static inline void dw_pcie_ep_init_notify(struct dw_pcie_ep *ep)
555{
556}
557
558static inline void dw_pcie_ep_exit(struct dw_pcie_ep *ep)
559{
560}
561
562static inline int dw_pcie_ep_raise_legacy_irq(struct dw_pcie_ep *ep, u8 func_no)
563{
564 return 0;
565}
566
567static inline int dw_pcie_ep_raise_msi_irq(struct dw_pcie_ep *ep, u8 func_no,
568 u8 interrupt_num)
569{
570 return 0;
571}
572
573static inline int dw_pcie_ep_raise_msix_irq(struct dw_pcie_ep *ep, u8 func_no,
574 u16 interrupt_num)
575{
576 return 0;
577}
578
579static inline int dw_pcie_ep_raise_msix_irq_doorbell(struct dw_pcie_ep *ep,
580 u8 func_no,
581 u16 interrupt_num)
582{
583 return 0;
584}
585
586static inline void dw_pcie_ep_reset_bar(struct dw_pcie *pci, enum pci_barno bar)
587{
588}
589
590static inline struct dw_pcie_ep_func *
591dw_pcie_ep_get_func_from_ep(struct dw_pcie_ep *ep, u8 func_no)
592{
593 return NULL;
594}
595#endif
596#endif /* _PCIE_DESIGNWARE_H */