1/* SPDX-License-Identifier: (GPL-2.0-only OR BSD-2-Clause) */
  2/*
  3 * Copyright (C) 2021 Linaro Ltd.
  4 * Author: Sam Protsenko <semen.protsenko@linaro.org>
  5 *
  6 * Device Tree binding constants for Exynos850 clock controller.
  7 */
  8
  9#ifndef _DT_BINDINGS_CLOCK_EXYNOS_850_H
 10#define _DT_BINDINGS_CLOCK_EXYNOS_850_H
 11
 12/* CMU_TOP */
 13#define CLK_FOUT_SHARED0_PLL		1
 14#define CLK_FOUT_SHARED1_PLL		2
 15#define CLK_FOUT_MMC_PLL		3
 16#define CLK_MOUT_SHARED0_PLL		4
 17#define CLK_MOUT_SHARED1_PLL		5
 18#define CLK_MOUT_MMC_PLL		6
 19#define CLK_MOUT_CORE_BUS		7
 20#define CLK_MOUT_CORE_CCI		8
 21#define CLK_MOUT_CORE_MMC_EMBD		9
 22#define CLK_MOUT_CORE_SSS		10
 23#define CLK_MOUT_DPU			11
 24#define CLK_MOUT_HSI_BUS		12
 25#define CLK_MOUT_HSI_MMC_CARD		13
 26#define CLK_MOUT_HSI_USB20DRD		14
 27#define CLK_MOUT_PERI_BUS		15
 28#define CLK_MOUT_PERI_UART		16
 29#define CLK_MOUT_PERI_IP		17
 30#define CLK_DOUT_SHARED0_DIV3		18
 31#define CLK_DOUT_SHARED0_DIV2		19
 32#define CLK_DOUT_SHARED1_DIV3		20
 33#define CLK_DOUT_SHARED1_DIV2		21
 34#define CLK_DOUT_SHARED0_DIV4		22
 35#define CLK_DOUT_SHARED1_DIV4		23
 36#define CLK_DOUT_CORE_BUS		24
 37#define CLK_DOUT_CORE_CCI		25
 38#define CLK_DOUT_CORE_MMC_EMBD		26
 39#define CLK_DOUT_CORE_SSS		27
 40#define CLK_DOUT_DPU			28
 41#define CLK_DOUT_HSI_BUS		29
 42#define CLK_DOUT_HSI_MMC_CARD		30
 43#define CLK_DOUT_HSI_USB20DRD		31
 44#define CLK_DOUT_PERI_BUS		32
 45#define CLK_DOUT_PERI_UART		33
 46#define CLK_DOUT_PERI_IP		34
 47#define CLK_GOUT_CORE_BUS		35
 48#define CLK_GOUT_CORE_CCI		36
 49#define CLK_GOUT_CORE_MMC_EMBD		37
 50#define CLK_GOUT_CORE_SSS		38
 51#define CLK_GOUT_DPU			39
 52#define CLK_GOUT_HSI_BUS		40
 53#define CLK_GOUT_HSI_MMC_CARD		41
 54#define CLK_GOUT_HSI_USB20DRD		42
 55#define CLK_GOUT_PERI_BUS		43
 56#define CLK_GOUT_PERI_UART		44
 57#define CLK_GOUT_PERI_IP		45
 58#define CLK_MOUT_CLKCMU_APM_BUS		46
 59#define CLK_DOUT_CLKCMU_APM_BUS		47
 60#define CLK_GOUT_CLKCMU_APM_BUS		48
 61#define CLK_MOUT_AUD			49
 62#define CLK_GOUT_AUD			50
 63#define CLK_DOUT_AUD			51
 64#define CLK_MOUT_IS_BUS			52
 65#define CLK_MOUT_IS_ITP			53
 66#define CLK_MOUT_IS_VRA			54
 67#define CLK_MOUT_IS_GDC			55
 68#define CLK_GOUT_IS_BUS			56
 69#define CLK_GOUT_IS_ITP			57
 70#define CLK_GOUT_IS_VRA			58
 71#define CLK_GOUT_IS_GDC			59
 72#define CLK_DOUT_IS_BUS			60
 73#define CLK_DOUT_IS_ITP			61
 74#define CLK_DOUT_IS_VRA			62
 75#define CLK_DOUT_IS_GDC			63
 76#define CLK_MOUT_MFCMSCL_MFC		64
 77#define CLK_MOUT_MFCMSCL_M2M		65
 78#define CLK_MOUT_MFCMSCL_MCSC		66
 79#define CLK_MOUT_MFCMSCL_JPEG		67
 80#define CLK_GOUT_MFCMSCL_MFC		68
 81#define CLK_GOUT_MFCMSCL_M2M		69
 82#define CLK_GOUT_MFCMSCL_MCSC		70
 83#define CLK_GOUT_MFCMSCL_JPEG		71
 84#define CLK_DOUT_MFCMSCL_MFC		72
 85#define CLK_DOUT_MFCMSCL_M2M		73
 86#define CLK_DOUT_MFCMSCL_MCSC		74
 87#define CLK_DOUT_MFCMSCL_JPEG		75
 88#define TOP_NR_CLK			76
 89
 90/* CMU_APM */
 91#define CLK_RCO_I3C_PMIC		1
 92#define OSCCLK_RCO_APM			2
 93#define CLK_RCO_APM__ALV		3
 94#define CLK_DLL_DCO			4
 95#define CLK_MOUT_APM_BUS_USER		5
 96#define CLK_MOUT_RCO_APM_I3C_USER	6
 97#define CLK_MOUT_RCO_APM_USER		7
 98#define CLK_MOUT_DLL_USER		8
 99#define CLK_MOUT_CLKCMU_CHUB_BUS	9
100#define CLK_MOUT_APM_BUS		10
101#define CLK_MOUT_APM_I3C		11
102#define CLK_DOUT_CLKCMU_CHUB_BUS	12
103#define CLK_DOUT_APM_BUS		13
104#define CLK_DOUT_APM_I3C		14
105#define CLK_GOUT_CLKCMU_CMGP_BUS	15
106#define CLK_GOUT_CLKCMU_CHUB_BUS	16
107#define CLK_GOUT_RTC_PCLK		17
108#define CLK_GOUT_TOP_RTC_PCLK		18
109#define CLK_GOUT_I3C_PCLK		19
110#define CLK_GOUT_I3C_SCLK		20
111#define CLK_GOUT_SPEEDY_PCLK		21
112#define CLK_GOUT_GPIO_ALIVE_PCLK	22
113#define CLK_GOUT_PMU_ALIVE_PCLK		23
114#define CLK_GOUT_SYSREG_APM_PCLK	24
115#define APM_NR_CLK			25
116
117/* CMU_AUD */
118#define CLK_DOUT_AUD_AUDIF		1
119#define CLK_DOUT_AUD_BUSD		2
120#define CLK_DOUT_AUD_BUSP		3
121#define CLK_DOUT_AUD_CNT		4
122#define CLK_DOUT_AUD_CPU		5
123#define CLK_DOUT_AUD_CPU_ACLK		6
124#define CLK_DOUT_AUD_CPU_PCLKDBG	7
125#define CLK_DOUT_AUD_FM			8
126#define CLK_DOUT_AUD_FM_SPDY		9
127#define CLK_DOUT_AUD_MCLK		10
128#define CLK_DOUT_AUD_UAIF0		11
129#define CLK_DOUT_AUD_UAIF1		12
130#define CLK_DOUT_AUD_UAIF2		13
131#define CLK_DOUT_AUD_UAIF3		14
132#define CLK_DOUT_AUD_UAIF4		15
133#define CLK_DOUT_AUD_UAIF5		16
134#define CLK_DOUT_AUD_UAIF6		17
135#define CLK_FOUT_AUD_PLL		18
136#define CLK_GOUT_AUD_ABOX_ACLK		19
137#define CLK_GOUT_AUD_ASB_CCLK		20
138#define CLK_GOUT_AUD_CA32_CCLK		21
139#define CLK_GOUT_AUD_CNT_BCLK		22
140#define CLK_GOUT_AUD_CODEC_MCLK		23
141#define CLK_GOUT_AUD_DAP_CCLK		24
142#define CLK_GOUT_AUD_GPIO_PCLK		25
143#define CLK_GOUT_AUD_PPMU_ACLK		26
144#define CLK_GOUT_AUD_PPMU_PCLK		27
145#define CLK_GOUT_AUD_SPDY_BCLK		28
146#define CLK_GOUT_AUD_SYSMMU_CLK		29
147#define CLK_GOUT_AUD_SYSREG_PCLK	30
148#define CLK_GOUT_AUD_TZPC_PCLK		31
149#define CLK_GOUT_AUD_UAIF0_BCLK		32
150#define CLK_GOUT_AUD_UAIF1_BCLK		33
151#define CLK_GOUT_AUD_UAIF2_BCLK		34
152#define CLK_GOUT_AUD_UAIF3_BCLK		35
153#define CLK_GOUT_AUD_UAIF4_BCLK		36
154#define CLK_GOUT_AUD_UAIF5_BCLK		37
155#define CLK_GOUT_AUD_UAIF6_BCLK		38
156#define CLK_GOUT_AUD_WDT_PCLK		39
157#define CLK_MOUT_AUD_CPU		40
158#define CLK_MOUT_AUD_CPU_HCH		41
159#define CLK_MOUT_AUD_CPU_USER		42
160#define CLK_MOUT_AUD_FM			43
161#define CLK_MOUT_AUD_PLL		44
162#define CLK_MOUT_AUD_TICK_USB_USER	45
163#define CLK_MOUT_AUD_UAIF0		46
164#define CLK_MOUT_AUD_UAIF1		47
165#define CLK_MOUT_AUD_UAIF2		48
166#define CLK_MOUT_AUD_UAIF3		49
167#define CLK_MOUT_AUD_UAIF4		50
168#define CLK_MOUT_AUD_UAIF5		51
169#define CLK_MOUT_AUD_UAIF6		52
170#define IOCLK_AUDIOCDCLK0		53
171#define IOCLK_AUDIOCDCLK1		54
172#define IOCLK_AUDIOCDCLK2		55
173#define IOCLK_AUDIOCDCLK3		56
174#define IOCLK_AUDIOCDCLK4		57
175#define IOCLK_AUDIOCDCLK5		58
176#define IOCLK_AUDIOCDCLK6		59
177#define TICK_USB			60
178#define AUD_NR_CLK			61
179
180/* CMU_CMGP */
181#define CLK_RCO_CMGP			1
182#define CLK_MOUT_CMGP_ADC		2
183#define CLK_MOUT_CMGP_USI0		3
184#define CLK_MOUT_CMGP_USI1		4
185#define CLK_DOUT_CMGP_ADC		5
186#define CLK_DOUT_CMGP_USI0		6
187#define CLK_DOUT_CMGP_USI1		7
188#define CLK_GOUT_CMGP_ADC_S0_PCLK	8
189#define CLK_GOUT_CMGP_ADC_S1_PCLK	9
190#define CLK_GOUT_CMGP_GPIO_PCLK		10
191#define CLK_GOUT_CMGP_USI0_IPCLK	11
192#define CLK_GOUT_CMGP_USI0_PCLK		12
193#define CLK_GOUT_CMGP_USI1_IPCLK	13
194#define CLK_GOUT_CMGP_USI1_PCLK		14
195#define CLK_GOUT_SYSREG_CMGP_PCLK	15
196#define CMGP_NR_CLK			16
197
198/* CMU_HSI */
199#define CLK_MOUT_HSI_BUS_USER		1
200#define CLK_MOUT_HSI_MMC_CARD_USER	2
201#define CLK_MOUT_HSI_USB20DRD_USER	3
202#define CLK_MOUT_HSI_RTC		4
203#define CLK_GOUT_USB_RTC_CLK		5
204#define CLK_GOUT_USB_REF_CLK		6
205#define CLK_GOUT_USB_PHY_REF_CLK	7
206#define CLK_GOUT_USB_PHY_ACLK		8
207#define CLK_GOUT_USB_BUS_EARLY_CLK	9
208#define CLK_GOUT_GPIO_HSI_PCLK		10
209#define CLK_GOUT_MMC_CARD_ACLK		11
210#define CLK_GOUT_MMC_CARD_SDCLKIN	12
211#define CLK_GOUT_SYSREG_HSI_PCLK	13
212#define HSI_NR_CLK			14
213
214/* CMU_IS */
215#define CLK_MOUT_IS_BUS_USER		1
216#define CLK_MOUT_IS_ITP_USER		2
217#define CLK_MOUT_IS_VRA_USER		3
218#define CLK_MOUT_IS_GDC_USER		4
219#define CLK_DOUT_IS_BUSP		5
220#define CLK_GOUT_IS_CMU_IS_PCLK		6
221#define CLK_GOUT_IS_CSIS0_ACLK		7
222#define CLK_GOUT_IS_CSIS1_ACLK		8
223#define CLK_GOUT_IS_CSIS2_ACLK		9
224#define CLK_GOUT_IS_TZPC_PCLK		10
225#define CLK_GOUT_IS_CSIS_DMA_CLK	11
226#define CLK_GOUT_IS_GDC_CLK		12
227#define CLK_GOUT_IS_IPP_CLK		13
228#define CLK_GOUT_IS_ITP_CLK		14
229#define CLK_GOUT_IS_MCSC_CLK		15
230#define CLK_GOUT_IS_VRA_CLK		16
231#define CLK_GOUT_IS_PPMU_IS0_ACLK	17
232#define CLK_GOUT_IS_PPMU_IS0_PCLK	18
233#define CLK_GOUT_IS_PPMU_IS1_ACLK	19
234#define CLK_GOUT_IS_PPMU_IS1_PCLK	20
235#define CLK_GOUT_IS_SYSMMU_IS0_CLK	21
236#define CLK_GOUT_IS_SYSMMU_IS1_CLK	22
237#define CLK_GOUT_IS_SYSREG_PCLK		23
238#define IS_NR_CLK			24
239
240/* CMU_MFCMSCL */
241#define CLK_MOUT_MFCMSCL_MFC_USER		1
242#define CLK_MOUT_MFCMSCL_M2M_USER		2
243#define CLK_MOUT_MFCMSCL_MCSC_USER		3
244#define CLK_MOUT_MFCMSCL_JPEG_USER		4
245#define CLK_DOUT_MFCMSCL_BUSP			5
246#define CLK_GOUT_MFCMSCL_CMU_MFCMSCL_PCLK	6
247#define CLK_GOUT_MFCMSCL_TZPC_PCLK		7
248#define CLK_GOUT_MFCMSCL_JPEG_ACLK		8
249#define CLK_GOUT_MFCMSCL_M2M_ACLK		9
250#define CLK_GOUT_MFCMSCL_MCSC_CLK		10
251#define CLK_GOUT_MFCMSCL_MFC_ACLK		11
252#define CLK_GOUT_MFCMSCL_PPMU_ACLK		12
253#define CLK_GOUT_MFCMSCL_PPMU_PCLK		13
254#define CLK_GOUT_MFCMSCL_SYSMMU_CLK		14
255#define CLK_GOUT_MFCMSCL_SYSREG_PCLK		15
256#define MFCMSCL_NR_CLK				16
257
258/* CMU_PERI */
259#define CLK_MOUT_PERI_BUS_USER		1
260#define CLK_MOUT_PERI_UART_USER		2
261#define CLK_MOUT_PERI_HSI2C_USER	3
262#define CLK_MOUT_PERI_SPI_USER		4
263#define CLK_DOUT_PERI_HSI2C0		5
264#define CLK_DOUT_PERI_HSI2C1		6
265#define CLK_DOUT_PERI_HSI2C2		7
266#define CLK_DOUT_PERI_SPI0		8
267#define CLK_GOUT_PERI_HSI2C0		9
268#define CLK_GOUT_PERI_HSI2C1		10
269#define CLK_GOUT_PERI_HSI2C2		11
270#define CLK_GOUT_GPIO_PERI_PCLK		12
271#define CLK_GOUT_HSI2C0_IPCLK		13
272#define CLK_GOUT_HSI2C0_PCLK		14
273#define CLK_GOUT_HSI2C1_IPCLK		15
274#define CLK_GOUT_HSI2C1_PCLK		16
275#define CLK_GOUT_HSI2C2_IPCLK		17
276#define CLK_GOUT_HSI2C2_PCLK		18
277#define CLK_GOUT_I2C0_PCLK		19
278#define CLK_GOUT_I2C1_PCLK		20
279#define CLK_GOUT_I2C2_PCLK		21
280#define CLK_GOUT_I2C3_PCLK		22
281#define CLK_GOUT_I2C4_PCLK		23
282#define CLK_GOUT_I2C5_PCLK		24
283#define CLK_GOUT_I2C6_PCLK		25
284#define CLK_GOUT_MCT_PCLK		26
285#define CLK_GOUT_PWM_MOTOR_PCLK		27
286#define CLK_GOUT_SPI0_IPCLK		28
287#define CLK_GOUT_SPI0_PCLK		29
288#define CLK_GOUT_SYSREG_PERI_PCLK	30
289#define CLK_GOUT_UART_IPCLK		31
290#define CLK_GOUT_UART_PCLK		32
291#define CLK_GOUT_WDT0_PCLK		33
292#define CLK_GOUT_WDT1_PCLK		34
293#define PERI_NR_CLK			35
294
295/* CMU_CORE */
296#define CLK_MOUT_CORE_BUS_USER		1
297#define CLK_MOUT_CORE_CCI_USER		2
298#define CLK_MOUT_CORE_MMC_EMBD_USER	3
299#define CLK_MOUT_CORE_SSS_USER		4
300#define CLK_MOUT_CORE_GIC		5
301#define CLK_DOUT_CORE_BUSP		6
302#define CLK_GOUT_CCI_ACLK		7
303#define CLK_GOUT_GIC_CLK		8
304#define CLK_GOUT_MMC_EMBD_ACLK		9
305#define CLK_GOUT_MMC_EMBD_SDCLKIN	10
306#define CLK_GOUT_SSS_ACLK		11
307#define CLK_GOUT_SSS_PCLK		12
308#define CLK_GOUT_GPIO_CORE_PCLK		13
309#define CLK_GOUT_SYSREG_CORE_PCLK	14
310#define CORE_NR_CLK			15
311
312/* CMU_DPU */
313#define CLK_MOUT_DPU_USER		1
314#define CLK_DOUT_DPU_BUSP		2
315#define CLK_GOUT_DPU_CMU_DPU_PCLK	3
316#define CLK_GOUT_DPU_DECON0_ACLK	4
317#define CLK_GOUT_DPU_DMA_ACLK		5
318#define CLK_GOUT_DPU_DPP_ACLK		6
319#define CLK_GOUT_DPU_PPMU_ACLK		7
320#define CLK_GOUT_DPU_PPMU_PCLK		8
321#define CLK_GOUT_DPU_SMMU_CLK		9
322#define CLK_GOUT_DPU_SYSREG_PCLK	10
323#define DPU_NR_CLK			11
324
325#endif /* _DT_BINDINGS_CLOCK_EXYNOS_850_H */