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2/*
3 * Copyright (c) 2024 AIROHA Inc
4 * Author: Lorenzo Bianconi <lorenzo@kernel.org>
5 */
6
7#ifndef _PHY_AIROHA_PCIE_H
8#define _PHY_AIROHA_PCIE_H
9
10/* CSR_2L */
11#define REG_CSR_2L_CMN 0x0000
12#define CSR_2L_PXP_CMN_LANE_EN BIT(0)
13#define CSR_2L_PXP_CMN_TRIM_MASK GENMASK(28, 24)
14
15#define REG_CSR_2L_JCPLL_IB_EXT 0x0004
16#define REG_CSR_2L_JCPLL_LPF_SHCK_EN BIT(8)
17#define CSR_2L_PXP_JCPLL_CHP_IBIAS GENMASK(21, 16)
18#define CSR_2L_PXP_JCPLL_CHP_IOFST GENMASK(29, 24)
19
20#define REG_CSR_2L_JCPLL_LPF_BR 0x0008
21#define CSR_2L_PXP_JCPLL_LPF_BR GENMASK(4, 0)
22#define CSR_2L_PXP_JCPLL_LPF_BC GENMASK(12, 8)
23#define CSR_2L_PXP_JCPLL_LPF_BP GENMASK(20, 16)
24#define CSR_2L_PXP_JCPLL_LPF_BWR GENMASK(28, 24)
25
26#define REG_CSR_2L_JCPLL_LPF_BWC 0x000c
27#define CSR_2L_PXP_JCPLL_LPF_BWC GENMASK(4, 0)
28#define CSR_2L_PXP_JCPLL_KBAND_CODE GENMASK(23, 16)
29#define CSR_2L_PXP_JCPLL_KBAND_DIV GENMASK(26, 24)
30
31#define REG_CSR_2L_JCPLL_KBAND_KFC 0x0010
32#define CSR_2L_PXP_JCPLL_KBAND_KFC GENMASK(1, 0)
33#define CSR_2L_PXP_JCPLL_KBAND_KF GENMASK(9, 8)
34#define CSR_2L_PXP_JCPLL_KBAND_KS GENMASK(17, 16)
35#define CSR_2L_PXP_JCPLL_POSTDIV_EN BIT(24)
36
37#define REG_CSR_2L_JCPLL_MMD_PREDIV_MODE 0x0014
38#define CSR_2L_PXP_JCPLL_MMD_PREDIV_MODE GENMASK(1, 0)
39#define CSR_2L_PXP_JCPLL_POSTDIV_D2 BIT(16)
40#define CSR_2L_PXP_JCPLL_POSTDIV_D5 BIT(24)
41
42#define CSR_2L_PXP_JCPLL_MONCK 0x0018
43#define CSR_2L_PXP_JCPLL_REFIN_DIV GENMASK(25, 24)
44
45#define REG_CSR_2L_JCPLL_RST_DLY 0x001c
46#define CSR_2L_PXP_JCPLL_RST_DLY GENMASK(2, 0)
47#define CSR_2L_PXP_JCPLL_RST BIT(8)
48#define CSR_2L_PXP_JCPLL_SDM_DI_EN BIT(16)
49#define CSR_2L_PXP_JCPLL_SDM_DI_LS GENMASK(25, 24)
50
51#define REG_CSR_2L_JCPLL_SDM_IFM 0x0020
52#define CSR_2L_PXP_JCPLL_SDM_IFM BIT(0)
53
54#define REG_CSR_2L_JCPLL_SDM_HREN 0x0024
55#define CSR_2L_PXP_JCPLL_SDM_HREN BIT(0)
56#define CSR_2L_PXP_JCPLL_TCL_AMP_EN BIT(8)
57#define CSR_2L_PXP_JCPLL_TCL_AMP_GAIN GENMASK(18, 16)
58#define CSR_2L_PXP_JCPLL_TCL_AMP_VREF GENMASK(28, 24)
59
60#define REG_CSR_2L_JCPLL_TCL_CMP 0x0028
61#define CSR_2L_PXP_JCPLL_TCL_LPF_EN BIT(16)
62#define CSR_2L_PXP_JCPLL_TCL_LPF_BW GENMASK(26, 24)
63
64#define REG_CSR_2L_JCPLL_VCODIV 0x002c
65#define CSR_2L_PXP_JCPLL_VCO_CFIX GENMASK(9, 8)
66#define CSR_2L_PXP_JCPLL_VCO_HALFLSB_EN BIT(16)
67#define CSR_2L_PXP_JCPLL_VCO_SCAPWR GENMASK(26, 24)
68
69#define REG_CSR_2L_JCPLL_VCO_TCLVAR 0x0030
70#define CSR_2L_PXP_JCPLL_VCO_TCLVAR GENMASK(2, 0)
71
72#define REG_CSR_2L_JCPLL_SSC 0x0038
73#define CSR_2L_PXP_JCPLL_SSC_EN BIT(0)
74#define CSR_2L_PXP_JCPLL_SSC_PHASE_INI BIT(8)
75#define CSR_2L_PXP_JCPLL_SSC_TRI_EN BIT(16)
76
77#define REG_CSR_2L_JCPLL_SSC_DELTA1 0x003c
78#define CSR_2L_PXP_JCPLL_SSC_DELTA1 GENMASK(15, 0)
79#define CSR_2L_PXP_JCPLL_SSC_DELTA GENMASK(31, 16)
80
81#define REG_CSR_2L_JCPLL_SSC_PERIOD 0x0040
82#define CSR_2L_PXP_JCPLL_SSC_PERIOD GENMASK(15, 0)
83
84#define REG_CSR_2L_JCPLL_TCL_VTP_EN 0x004c
85#define CSR_2L_PXP_JCPLL_SPARE_LOW GENMASK(31, 24)
86
87#define REG_CSR_2L_JCPLL_TCL_KBAND_VREF 0x0050
88#define CSR_2L_PXP_JCPLL_TCL_KBAND_VREF GENMASK(4, 0)
89#define CSR_2L_PXP_JCPLL_VCO_KBAND_MEAS_EN BIT(24)
90
91#define REG_CSR_2L_750M_SYS_CK 0x0054
92#define CSR_2L_PXP_TXPLL_LPF_SHCK_EN BIT(16)
93#define CSR_2L_PXP_TXPLL_CHP_IBIAS GENMASK(29, 24)
94
95#define REG_CSR_2L_TXPLL_CHP_IOFST 0x0058
96#define CSR_2L_PXP_TXPLL_CHP_IOFST GENMASK(5, 0)
97#define CSR_2L_PXP_TXPLL_LPF_BR GENMASK(12, 8)
98#define CSR_2L_PXP_TXPLL_LPF_BC GENMASK(20, 16)
99#define CSR_2L_PXP_TXPLL_LPF_BP GENMASK(28, 24)
100
101#define REG_CSR_2L_TXPLL_LPF_BWR 0x005c
102#define CSR_2L_PXP_TXPLL_LPF_BWR GENMASK(4, 0)
103#define CSR_2L_PXP_TXPLL_LPF_BWC GENMASK(12, 8)
104#define CSR_2L_PXP_TXPLL_KBAND_CODE GENMASK(31, 24)
105
106#define REG_CSR_2L_TXPLL_KBAND_DIV 0x0060
107#define CSR_2L_PXP_TXPLL_KBAND_DIV GENMASK(2, 0)
108#define CSR_2L_PXP_TXPLL_KBAND_KFC GENMASK(9, 8)
109#define CSR_2L_PXP_TXPLL_KBAND_KF GENMASK(17, 16)
110#define CSR_2L_PXP_txpll_KBAND_KS GENMASK(25, 24)
111
112#define REG_CSR_2L_TXPLL_POSTDIV 0x0064
113#define CSR_2L_PXP_TXPLL_POSTDIV_EN BIT(0)
114#define CSR_2L_PXP_TXPLL_MMD_PREDIV_MODE GENMASK(9, 8)
115#define CSR_2L_PXP_TXPLL_PHY_CK1_EN BIT(24)
116
117#define REG_CSR_2L_TXPLL_PHY_CK2 0x0068
118#define CSR_2L_PXP_TXPLL_REFIN_INTERNAL BIT(24)
119
120#define REG_CSR_2L_TXPLL_REFIN_DIV 0x006c
121#define CSR_2L_PXP_TXPLL_REFIN_DIV GENMASK(1, 0)
122#define CSR_2L_PXP_TXPLL_RST_DLY GENMASK(10, 8)
123#define CSR_2L_PXP_TXPLL_PLL_RSTB BIT(16)
124
125#define REG_CSR_2L_TXPLL_SDM_DI_LS 0x0070
126#define CSR_2L_PXP_TXPLL_SDM_DI_LS GENMASK(1, 0)
127#define CSR_2L_PXP_TXPLL_SDM_IFM BIT(8)
128#define CSR_2L_PXP_TXPLL_SDM_ORD GENMASK(25, 24)
129
130#define REG_CSR_2L_TXPLL_SDM_OUT 0x0074
131#define CSR_2L_PXP_TXPLL_TCL_AMP_EN BIT(16)
132#define CSR_2L_PXP_TXPLL_TCL_AMP_GAIN GENMASK(26, 24)
133
134#define REG_CSR_2L_TXPLL_TCL_AMP_VREF 0x0078
135#define CSR_2L_PXP_TXPLL_TCL_AMP_VREF GENMASK(4, 0)
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137
138#define REG_CSR_2L_TXPLL_TCL_LPF_BW 0x007c
139#define CSR_2L_PXP_TXPLL_TCL_LPF_BW GENMASK(2, 0)
140#define CSR_2L_PXP_TXPLL_VCO_CFIX GENMASK(17, 16)
141#define CSR_2L_PXP_TXPLL_VCO_HALFLSB_EN BIT(24)
142
143#define REG_CSR_2L_TXPLL_VCO_SCAPWR 0x0080
144#define CSR_2L_PXP_TXPLL_VCO_SCAPWR GENMASK(2, 0)
145
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147#define CSR_2L_PXP_TXPLL_SSC_EN BIT(0)
148#define CSR_2L_PXP_TXPLL_SSC_PHASE_INI BIT(8)
149
150#define REG_CSR_2L_TXPLL_SSC_DELTA1 0x0088
151#define CSR_2L_PXP_TXPLL_SSC_DELTA1 GENMASK(15, 0)
152#define CSR_2L_PXP_TXPLL_SSC_DELTA GENMASK(31, 16)
153
154#define REG_CSR_2L_TXPLL_SSC_PERIOD 0x008c
155#define CSR_2L_PXP_txpll_SSC_PERIOD GENMASK(15, 0)
156
157#define REG_CSR_2L_TXPLL_VTP 0x0090
158#define CSR_2L_PXP_TXPLL_VTP_EN BIT(0)
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161#define CSR_2L_PXP_TXPLL_SPARE_L GENMASK(31, 24)
162
163#define REG_CSR_2L_TXPLL_TCL_KBAND_VREF 0x009c
164#define CSR_2L_PXP_TXPLL_TCL_KBAND_VREF GENMASK(4, 0)
165#define CSR_2L_PXP_TXPLL_VCO_KBAND_MEAS_EN BIT(24)
166
167#define REG_CSR_2L_TXPLL_POSTDIV_D256 0x00a0
168#define CSR_2L_PXP_CLKTX0_AMP GENMASK(10, 8)
169#define CSR_2L_PXP_CLKTX0_OFFSET GENMASK(17, 16)
170#define CSR_2L_PXP_CLKTX0_SR GENMASK(25, 24)
171
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173#define CSR_2L_PXP_CLKTX0_HZ BIT(8)
174#define CSR_2L_PXP_CLKTX0_IMP_SEL GENMASK(20, 16)
175#define CSR_2L_PXP_CLKTX1_AMP GENMASK(26, 24)
176
177#define REG_CSR_2L_CLKTX1_OFFSET 0x00a8
178#define CSR_2L_PXP_CLKTX1_OFFSET GENMASK(1, 0)
179#define CSR_2L_PXP_CLKTX1_SR GENMASK(9, 8)
180#define CSR_2L_PXP_CLKTX1_HZ BIT(24)
181
182#define REG_CSR_2L_CLKTX1_IMP_SEL 0x00ac
183#define CSR_2L_PXP_CLKTX1_IMP_SEL GENMASK(4, 0)
184
185#define REG_CSR_2L_PLL_CMN_RESERVE0 0x00b0
186#define CSR_2L_PXP_PLL_RESERVE_MASK GENMASK(15, 0)
187
188#define REG_CSR_2L_TX0_CKLDO 0x00cc
189#define CSR_2L_PXP_TX0_CKLDO_EN BIT(0)
190#define CSR_2L_PXP_TX0_DMEDGEGEN_EN BIT(24)
191
192#define REG_CSR_2L_TX1_CKLDO 0x00e8
193#define CSR_2L_PXP_TX1_CKLDO_EN BIT(0)
194#define CSR_2L_PXP_TX1_DMEDGEGEN_EN BIT(24)
195
196#define REG_CSR_2L_TX1_MULTLANE 0x00ec
197#define CSR_2L_PXP_TX1_MULTLANE_EN BIT(0)
198
199#define REG_CSR_2L_RX0_REV0 0x00fc
200#define CSR_2L_PXP_VOS_PNINV GENMASK(19, 18)
201#define CSR_2L_PXP_FE_GAIN_NORMAL_MODE GENMASK(22, 20)
202#define CSR_2L_PXP_FE_GAIN_TRAIN_MODE GENMASK(26, 24)
203
204#define REG_CSR_2L_RX0_PHYCK_DIV 0x0100
205#define CSR_2L_PXP_RX0_PHYCK_SEL GENMASK(9, 8)
206#define CSR_2L_PXP_RX0_PHYCK_RSTB BIT(16)
207#define CSR_2L_PXP_RX0_TDC_CK_SEL BIT(24)
208
209#define REG_CSR_2L_CDR0_PD_PICAL_CKD8_INV 0x0104
210#define CSR_2L_PXP_CDR0_PD_EDGE_DISABLE BIT(8)
211
212#define REG_CSR_2L_CDR0_LPF_RATIO 0x0110
213#define CSR_2L_PXP_CDR0_LPF_TOP_LIM GENMASK(26, 8)
214
215#define REG_CSR_2L_CDR0_PR_INJ_MODE 0x011c
216#define CSR_2L_PXP_CDR0_INJ_FORCE_OFF BIT(24)
217
218#define REG_CSR_2L_CDR0_PR_BETA_DAC 0x0120
219#define CSR_2L_PXP_CDR0_PR_BETA_SEL GENMASK(19, 16)
220#define CSR_2L_PXP_CDR0_PR_KBAND_DIV GENMASK(26, 24)
221
222#define REG_CSR_2L_CDR0_PR_VREG_IBAND 0x0124
223#define CSR_2L_PXP_CDR0_PR_VREG_IBAND GENMASK(2, 0)
224#define CSR_2L_PXP_CDR0_PR_VREG_CKBUF GENMASK(10, 8)
225
226#define REG_CSR_2L_CDR0_PR_CKREF_DIV 0x0128
227#define CSR_2L_PXP_CDR0_PR_CKREF_DIV GENMASK(1, 0)
228
229#define REG_CSR_2L_CDR0_PR_MONCK 0x012c
230#define CSR_2L_PXP_CDR0_PR_MONCK_ENABLE BIT(0)
231#define CSR_2L_PXP_CDR0_PR_RESERVE0 GENMASK(19, 16)
232
233#define REG_CSR_2L_CDR0_PR_COR_HBW 0x0130
234#define CSR_2L_PXP_CDR0_PR_LDO_FORCE_ON BIT(8)
235#define CSR_2L_PXP_CDR0_PR_CKREF_DIV1 GENMASK(17, 16)
236
237#define REG_CSR_2L_CDR0_PR_MONPI 0x0134
238#define CSR_2L_PXP_CDR0_PR_XFICK_EN BIT(8)
239
240#define REG_CSR_2L_RX0_SIGDET_DCTEST 0x0140
241#define CSR_2L_PXP_RX0_SIGDET_LPF_CTRL GENMASK(9, 8)
242#define CSR_2L_PXP_RX0_SIGDET_PEAK GENMASK(25, 24)
243
244#define REG_CSR_2L_RX0_SIGDET_VTH_SEL 0x0144
245#define CSR_2L_PXP_RX0_SIGDET_VTH_SEL GENMASK(4, 0)
246#define CSR_2L_PXP_RX0_FE_VB_EQ1_EN BIT(24)
247
248#define REG_CSR_2L_PXP_RX0_FE_VB_EQ2 0x0148
249#define CSR_2L_PXP_RX0_FE_VB_EQ2_EN BIT(0)
250#define CSR_2L_PXP_RX0_FE_VB_EQ3_EN BIT(8)
251#define CSR_2L_PXP_RX0_FE_VCM_GEN_PWDB BIT(16)
252
253#define REG_CSR_2L_PXP_RX0_OSCAL_CTLE1IOS 0x0158
254#define CSR_2L_PXP_RX0_PR_OSCAL_VGA1IOS GENMASK(29, 24)
255
256#define REG_CSR_2L_PXP_RX0_OSCA_VGA1VOS 0x015c
257#define CSR_2L_PXP_RX0_PR_OSCAL_VGA1VOS GENMASK(5, 0)
258#define CSR_2L_PXP_RX0_PR_OSCAL_VGA2IOS GENMASK(13, 8)
259
260#define REG_CSR_2L_RX1_REV0 0x01b4
261
262#define REG_CSR_2L_RX1_PHYCK_DIV 0x01b8
263#define CSR_2L_PXP_RX1_PHYCK_SEL GENMASK(9, 8)
264#define CSR_2L_PXP_RX1_PHYCK_RSTB BIT(16)
265#define CSR_2L_PXP_RX1_TDC_CK_SEL BIT(24)
266
267#define REG_CSR_2L_CDR1_PD_PICAL_CKD8_INV 0x01bc
268#define CSR_2L_PXP_CDR1_PD_EDGE_DISABLE BIT(8)
269
270#define REG_CSR_2L_CDR1_PR_BETA_DAC 0x01d8
271#define CSR_2L_PXP_CDR1_PR_BETA_SEL GENMASK(19, 16)
272#define CSR_2L_PXP_CDR1_PR_KBAND_DIV GENMASK(26, 24)
273
274#define REG_CSR_2L_CDR1_PR_MONCK 0x01e4
275#define CSR_2L_PXP_CDR1_PR_MONCK_ENABLE BIT(0)
276#define CSR_2L_PXP_CDR1_PR_RESERVE0 GENMASK(19, 16)
277
278#define REG_CSR_2L_CDR1_LPF_RATIO 0x01c8
279#define CSR_2L_PXP_CDR1_LPF_TOP_LIM GENMASK(26, 8)
280
281#define REG_CSR_2L_CDR1_PR_INJ_MODE 0x01d4
282#define CSR_2L_PXP_CDR1_INJ_FORCE_OFF BIT(24)
283
284#define REG_CSR_2L_CDR1_PR_VREG_IBAND_VAL 0x01dc
285#define CSR_2L_PXP_CDR1_PR_VREG_IBAND GENMASK(2, 0)
286#define CSR_2L_PXP_CDR1_PR_VREG_CKBUF GENMASK(10, 8)
287
288#define REG_CSR_2L_CDR1_PR_CKREF_DIV 0x01e0
289#define CSR_2L_PXP_CDR1_PR_CKREF_DIV GENMASK(1, 0)
290
291#define REG_CSR_2L_CDR1_PR_COR_HBW 0x01e8
292#define CSR_2L_PXP_CDR1_PR_LDO_FORCE_ON BIT(8)
293#define CSR_2L_PXP_CDR1_PR_CKREF_DIV1 GENMASK(17, 16)
294
295#define REG_CSR_2L_CDR1_PR_MONPI 0x01ec
296#define CSR_2L_PXP_CDR1_PR_XFICK_EN BIT(8)
297
298#define REG_CSR_2L_RX1_DAC_RANGE_EYE 0x01f4
299#define CSR_2L_PXP_RX1_SIGDET_LPF_CTRL GENMASK(25, 24)
300
301#define REG_CSR_2L_RX1_SIGDET_NOVTH 0x01f8
302#define CSR_2L_PXP_RX1_SIGDET_PEAK GENMASK(9, 8)
303#define CSR_2L_PXP_RX1_SIGDET_VTH_SEL GENMASK(20, 16)
304
305#define REG_CSR_2L_RX1_FE_VB_EQ1 0x0200
306#define CSR_2L_PXP_RX1_FE_VB_EQ1_EN BIT(0)
307#define CSR_2L_PXP_RX1_FE_VB_EQ2_EN BIT(8)
308#define CSR_2L_PXP_RX1_FE_VB_EQ3_EN BIT(16)
309#define CSR_2L_PXP_RX1_FE_VCM_GEN_PWDB BIT(24)
310
311#define REG_CSR_2L_RX1_OSCAL_VGA1IOS 0x0214
312#define CSR_2L_PXP_RX1_PR_OSCAL_VGA1IOS GENMASK(5, 0)
313#define CSR_2L_PXP_RX1_PR_OSCAL_VGA1VOS GENMASK(13, 8)
314#define CSR_2L_PXP_RX1_PR_OSCAL_VGA2IOS GENMASK(21, 16)
315
316/* PMA */
317#define REG_PCIE_PMA_SS_LCPLL_PWCTL_SETTING_1 0x0004
318#define PCIE_LCPLL_MAN_PWDB BIT(0)
319
320#define REG_PCIE_PMA_SEQUENCE_DISB_CTRL1 0x010c
321#define PCIE_DISB_RX_SDCAL_EN BIT(0)
322
323#define REG_PCIE_PMA_CTRL_SEQUENCE_FORCE_CTRL1 0x0114
324#define PCIE_FORCE_RX_SDCAL_EN BIT(0)
325
326#define REG_PCIE_PMA_SS_RX_FREQ_DET1 0x014c
327#define PCIE_PLL_FT_LOCK_CYCLECNT GENMASK(15, 0)
328#define PCIE_PLL_FT_UNLOCK_CYCLECNT GENMASK(31, 16)
329
330#define REG_PCIE_PMA_SS_RX_FREQ_DET2 0x0150
331#define PCIE_LOCK_TARGET_BEG GENMASK(15, 0)
332#define PCIE_LOCK_TARGET_END GENMASK(31, 16)
333
334#define REG_PCIE_PMA_SS_RX_FREQ_DET3 0x0154
335#define PCIE_UNLOCK_TARGET_BEG GENMASK(15, 0)
336#define PCIE_UNLOCK_TARGET_END GENMASK(31, 16)
337
338#define REG_PCIE_PMA_SS_RX_FREQ_DET4 0x0158
339#define PCIE_FREQLOCK_DET_EN GENMASK(2, 0)
340#define PCIE_LOCK_LOCKTH GENMASK(11, 8)
341#define PCIE_UNLOCK_LOCKTH GENMASK(15, 12)
342
343#define REG_PCIE_PMA_SS_RX_CAL1 0x0160
344#define REG_PCIE_PMA_SS_RX_CAL2 0x0164
345#define PCIE_CAL_OUT_OS GENMASK(11, 8)
346
347#define REG_PCIE_PMA_SS_RX_SIGDET0 0x0168
348#define PCIE_SIGDET_WIN_NONVLD_TIMES GENMASK(28, 24)
349
350#define REG_PCIE_PMA_TX_RESET 0x0260
351#define PCIE_TX_TOP_RST BIT(0)
352#define PCIE_TX_CAL_RST BIT(8)
353
354#define REG_PCIE_PMA_RX_FORCE_MODE0 0x0294
355#define PCIE_FORCE_DA_XPON_RX_FE_GAIN_CTRL GENMASK(1, 0)
356
357#define REG_PCIE_PMA_SS_DA_XPON_PWDB0 0x034c
358#define PCIE_DA_XPON_CDR_PR_PWDB BIT(8)
359
360#define REG_PCIE_PMA_SW_RESET 0x0460
361#define PCIE_SW_RX_FIFO_RST BIT(0)
362#define PCIE_SW_RX_RST BIT(1)
363#define PCIE_SW_TX_RST BIT(2)
364#define PCIE_SW_PMA_RST BIT(3)
365#define PCIE_SW_ALLPCS_RST BIT(4)
366#define PCIE_SW_REF_RST BIT(5)
367#define PCIE_SW_TX_FIFO_RST BIT(6)
368#define PCIE_SW_XFI_TXPCS_RST BIT(7)
369#define PCIE_SW_XFI_RXPCS_RST BIT(8)
370#define PCIE_SW_XFI_RXPCS_BIST_RST BIT(9)
371#define PCIE_SW_HSG_TXPCS_RST BIT(10)
372#define PCIE_SW_HSG_RXPCS_RST BIT(11)
373#define PCIE_PMA_SW_RST (PCIE_SW_RX_FIFO_RST | \
374 PCIE_SW_RX_RST | \
375 PCIE_SW_TX_RST | \
376 PCIE_SW_PMA_RST | \
377 PCIE_SW_ALLPCS_RST | \
378 PCIE_SW_REF_RST | \
379 PCIE_SW_TX_FIFO_RST | \
380 PCIE_SW_XFI_TXPCS_RST | \
381 PCIE_SW_XFI_RXPCS_RST | \
382 PCIE_SW_XFI_RXPCS_BIST_RST | \
383 PCIE_SW_HSG_TXPCS_RST | \
384 PCIE_SW_HSG_RXPCS_RST)
385
386#define REG_PCIE_PMA_RO_RX_FREQDET 0x0530
387#define PCIE_RO_FBCK_LOCK BIT(0)
388#define PCIE_RO_FL_OUT GENMASK(31, 16)
389
390#define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_IDAC 0x0794
391#define PCIE_FORCE_DA_PXP_CDR_PR_IDAC GENMASK(10, 0)
392#define PCIE_FORCE_SEL_DA_PXP_CDR_PR_IDAC BIT(16)
393#define PCIE_FORCE_SEL_DA_PXP_TXPLL_SDM_PCW BIT(24)
394
395#define REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_SDM_PCW 0x0798
396#define PCIE_FORCE_DA_PXP_TXPLL_SDM_PCW GENMASK(30, 0)
397
398#define REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_VOS 0x079c
399#define PCIE_FORCE_SEL_DA_PXP_JCPLL_SDM_PCW BIT(16)
400
401#define REG_PCIE_PMA_FORCE_DA_PXP_JCPLL_SDM_PCW 0x0800
402#define PCIE_FORCE_DA_PXP_JCPLL_SDM_PCW GENMASK(30, 0)
403
404#define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PD_PWDB 0x081c
405#define PCIE_FORCE_DA_PXP_CDR_PD_PWDB BIT(0)
406#define PCIE_FORCE_SEL_DA_PXP_CDR_PD_PWDB BIT(8)
407
408#define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_LPF_C 0x0820
409#define PCIE_FORCE_DA_PXP_CDR_PR_LPF_C_EN BIT(0)
410#define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_C_EN BIT(8)
411#define PCIE_FORCE_DA_PXP_CDR_PR_LPF_R_EN BIT(16)
412#define PCIE_FORCE_SEL_DA_PXP_CDR_PR_LPF_R_EN BIT(24)
413
414#define REG_PCIE_PMA_FORCE_DA_PXP_CDR_PR_PIEYE_PWDB 0x0824
415#define PCIE_FORCE_DA_PXP_CDR_PR_PWDB BIT(16)
416#define PCIE_FORCE_SEL_DA_PXP_CDR_PR_PWDB BIT(24)
417
418#define REG_PCIE_PMA_FORCE_PXP_JCPLL_CKOUT 0x0828
419#define PCIE_FORCE_DA_PXP_JCPLL_CKOUT_EN BIT(0)
420#define PCIE_FORCE_SEL_DA_PXP_JCPLL_CKOUT_EN BIT(8)
421#define PCIE_FORCE_DA_PXP_JCPLL_EN BIT(16)
422#define PCIE_FORCE_SEL_DA_PXP_JCPLL_EN BIT(24)
423
424#define REG_PCIE_PMA_FORCE_DA_PXP_RX_SCAN_RST 0x0084c
425#define PCIE_FORCE_DA_PXP_RX_SIGDET_PWDB BIT(16)
426#define PCIE_FORCE_SEL_DA_PXP_RX_SIGDET_PWDB BIT(24)
427
428#define REG_PCIE_PMA_FORCE_DA_PXP_TXPLL_CKOUT 0x0854
429#define PCIE_FORCE_DA_PXP_TXPLL_CKOUT_EN BIT(0)
430#define PCIE_FORCE_SEL_DA_PXP_TXPLL_CKOUT_EN BIT(8)
431#define PCIE_FORCE_DA_PXP_TXPLL_EN BIT(16)
432#define PCIE_FORCE_SEL_DA_PXP_TXPLL_EN BIT(24)
433
434#define REG_PCIE_PMA_SCAN_MODE 0x0884
435#define PCIE_FORCE_DA_PXP_JCPLL_KBAND_LOAD_EN BIT(0)
436#define PCIE_FORCE_SEL_DA_PXP_JCPLL_KBAND_LOAD_EN BIT(8)
437
438#define REG_PCIE_PMA_DIG_RESERVE_13 0x08bc
439#define PCIE_FLL_IDAC_PCIEG1 GENMASK(10, 0)
440#define PCIE_FLL_IDAC_PCIEG2 GENMASK(26, 16)
441
442#define REG_PCIE_PMA_DIG_RESERVE_14 0x08c0
443#define PCIE_FLL_IDAC_PCIEG3 GENMASK(10, 0)
444#define PCIE_FLL_LOAD_EN BIT(16)
445
446#define REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_GAIN_CTRL 0x088c
447#define PCIE_FORCE_DA_PXP_RX_FE_GAIN_CTRL GENMASK(1, 0)
448#define PCIE_FORCE_SEL_DA_PXP_RX_FE_GAIN_CTRL BIT(8)
449
450#define REG_PCIE_PMA_FORCE_DA_PXP_RX_FE_PWDB 0x0894
451#define PCIE_FORCE_DA_PXP_RX_FE_PWDB BIT(0)
452#define PCIE_FORCE_SEL_DA_PXP_RX_FE_PWDB BIT(8)
453
454#define REG_PCIE_PMA_DIG_RESERVE_12 0x08b8
455#define PCIE_FORCE_PMA_RX_SPEED GENMASK(7, 4)
456#define PCIE_FORCE_SEL_PMA_RX_SPEED BIT(7)
457
458#define REG_PCIE_PMA_DIG_RESERVE_17 0x08e0
459
460#define REG_PCIE_PMA_DIG_RESERVE_18 0x08e4
461#define PCIE_PXP_RX_VTH_SEL_PCIE_G1 GENMASK(4, 0)
462#define PCIE_PXP_RX_VTH_SEL_PCIE_G2 GENMASK(12, 8)
463#define PCIE_PXP_RX_VTH_SEL_PCIE_G3 GENMASK(20, 16)
464
465#define REG_PCIE_PMA_DIG_RESERVE_19 0x08e8
466#define PCIE_PCP_RX_REV0_PCIE_GEN1 GENMASK(31, 16)
467
468#define REG_PCIE_PMA_DIG_RESERVE_20 0x08ec
469#define PCIE_PCP_RX_REV0_PCIE_GEN2 GENMASK(15, 0)
470#define PCIE_PCP_RX_REV0_PCIE_GEN3 GENMASK(31, 16)
471
472#define REG_PCIE_PMA_DIG_RESERVE_21 0x08f0
473#define REG_PCIE_PMA_DIG_RESERVE_22 0x08f4
474#define REG_PCIE_PMA_DIG_RESERVE_27 0x0908
475#define REG_PCIE_PMA_DIG_RESERVE_30 0x0914
476
477/* DTIME */
478#define REG_PCIE_PEXTP_DIG_GLB44 0x00
479#define PCIE_XTP_RXDET_VCM_OFF_STB_T_SEL GENMASK(7, 0)
480#define PCIE_XTP_RXDET_EN_STB_T_SEL GENMASK(15, 8)
481#define PCIE_XTP_RXDET_FINISH_STB_T_SEL GENMASK(23, 16)
482#define PCIE_XTP_TXPD_TX_DATA_EN_DLY GENMASK(27, 24)
483#define PCIE_XTP_TXPD_RXDET_DONE_CDT BIT(28)
484#define PCIE_XTP_RXDET_LATCH_STB_T_SEL GENMASK(31, 29)
485
486/* RX AEQ */
487#define REG_PCIE_PEXTP_DIG_LN_RX30_P0 0x0000
488#define PCIE_XTP_LN_RX_PDOWN_L1P2_EXIT_WAIT GENMASK(7, 0)
489#define PCIE_XTP_LN_RX_PDOWN_T2RLB_DIG_EN BIT(8)
490#define PCIE_XTP_LN_RX_PDOWN_E0_AEQEN_WAIT GENMASK(31, 16)
491
492#define REG_PCIE_PEXTP_DIG_LN_RX30_P1 0x0100
493
494#endif /* _PHY_AIROHA_PCIE_H */